JPH0620488A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0620488A JPH0620488A JP17713392A JP17713392A JPH0620488A JP H0620488 A JPH0620488 A JP H0620488A JP 17713392 A JP17713392 A JP 17713392A JP 17713392 A JP17713392 A JP 17713392A JP H0620488 A JPH0620488 A JP H0620488A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- data
- current
- potential
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【構成】 いわゆる横型のＲＯＭにおいて、メモリのデ
−タを読出す場合に、目的のメモリセルにつながったデ
−タ線を選択する回路以外に、隣接するデータ線を選
択、充電する回路を設けた。 【効果】 読出し動作時のデ−タ線の充電がデータ線の
一部に限定されるようになってデ−タ読出しの安定化、
および低消費電力化が可能となる。
−タを読出す場合に、目的のメモリセルにつながったデ
−タ線を選択する回路以外に、隣接するデータ線を選
択、充電する回路を設けた。 【効果】 読出し動作時のデ−タ線の充電がデータ線の
一部に限定されるようになってデ−タ読出しの安定化、
および低消費電力化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには半導体記憶装置におけるデータ読出し方式に適用
して有効な技術に関し、例えば横型ＲＯＭと呼ばれる半
導体メモリに利用して有効な技術に関する。
らには半導体記憶装置におけるデータ読出し方式に適用
して有効な技術に関し、例えば横型ＲＯＭと呼ばれる半
導体メモリに利用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路化された読出し専用メモ
リとして、横型ＲＯＭと呼ばれるものがある。この横型
ＲＯＭではメモリセルが１個のＭＯＳＦＥＴからなり、
選択されたメモリセルに“電流が流れやすい”か“電流
が流れにくい”かにより“０”、“１”のデ−タを記憶
している（特開昭４９−１１５７４号）。図７に横型Ｒ
ＯＭのメモリアレイの構成を例示する。横型ＲＯＭにお
いては、図７のように複数のメモリセルによってデ−タ
線、ワ−ド線を共有しており、デ−タ読出し時にアドレ
スデコ−ドによって１本のワ−ド線と２本のデ−タ線が
選択され、メモリアレイ上の１つのメモリセルトランジ
スタが選択状態となる。例えば、図中に符号Ｗ１で示し
たワ−ド線と、デ−タ線Ｄ１，Ｄ２が選択されたとすれ
ば、丸Ａで囲んだメモリセルが選択される。
リとして、横型ＲＯＭと呼ばれるものがある。この横型
ＲＯＭではメモリセルが１個のＭＯＳＦＥＴからなり、
選択されたメモリセルに“電流が流れやすい”か“電流
が流れにくい”かにより“０”、“１”のデ−タを記憶
している（特開昭４９−１１５７４号）。図７に横型Ｒ
ＯＭのメモリアレイの構成を例示する。横型ＲＯＭにお
いては、図７のように複数のメモリセルによってデ−タ
線、ワ−ド線を共有しており、デ−タ読出し時にアドレ
スデコ−ドによって１本のワ−ド線と２本のデ−タ線が
選択され、メモリアレイ上の１つのメモリセルトランジ
スタが選択状態となる。例えば、図中に符号Ｗ１で示し
たワ−ド線と、デ−タ線Ｄ１，Ｄ２が選択されたとすれ
ば、丸Ａで囲んだメモリセルが選択される。
【０００３】図８に横型ＲＯＭの読出し時の等価回路を
例示する。読出し時には、選択された２本のデ−タ線Ｄ
１，Ｄ２のうちの一方のデ−タ線Ｄ１を接地し、もう一
方のデ−タ線Ｄ２をセンスアンプに接続して充電し、放
電電流Ｉ１の大小をセンスアンプＳＡにより検出してデ
−タを読み出す。この時、仮にデ−タ線Ｄ２のみを充電
して読出しをした場合、もしメモリセルＭ２のしきい値
電圧が低くかつデ−タ線Ｄ３の電荷が直前の読出し動作
などにより放電されていたとすると、メモリセルＭ２を
通して電流Ｉ２が流れ、デ−タ線Ｄ２の電荷が放電され
ることになる。この場合、デ−タ線Ｄ２の放電が電流Ｉ
１によるのか、Ｉ２によるのかをセンスアンプＳＡは区
別できないため、誤読出しを生じるおそれがある。
例示する。読出し時には、選択された２本のデ−タ線Ｄ
１，Ｄ２のうちの一方のデ−タ線Ｄ１を接地し、もう一
方のデ−タ線Ｄ２をセンスアンプに接続して充電し、放
電電流Ｉ１の大小をセンスアンプＳＡにより検出してデ
−タを読み出す。この時、仮にデ−タ線Ｄ２のみを充電
して読出しをした場合、もしメモリセルＭ２のしきい値
電圧が低くかつデ−タ線Ｄ３の電荷が直前の読出し動作
などにより放電されていたとすると、メモリセルＭ２を
通して電流Ｉ２が流れ、デ−タ線Ｄ２の電荷が放電され
ることになる。この場合、デ−タ線Ｄ２の放電が電流Ｉ
１によるのか、Ｉ２によるのかをセンスアンプＳＡは区
別できないため、誤読出しを生じるおそれがある。
【０００４】これを避けるために従来は、図９に示すよ
うに、データ線プリチャージ回路ＤＰＣを設けて、すべ
てのデ−タ線をセンスアンプの動作点すなわちセンスア
ンプの出力信号の振幅のほぼ中心となる電位Ｖｄまで充
電して、上記メモリセルＭ２によるリ−ク電流が流れな
いようにした上で、ＹデコーダによりＤ１に相当するデ
−タ線を接地し、Ｄ２に相当するデ−タ線をセンスアン
プＳＡに接続してデ−タの読出しを行なっていた。
うに、データ線プリチャージ回路ＤＰＣを設けて、すべ
てのデ−タ線をセンスアンプの動作点すなわちセンスア
ンプの出力信号の振幅のほぼ中心となる電位Ｖｄまで充
電して、上記メモリセルＭ２によるリ−ク電流が流れな
いようにした上で、ＹデコーダによりＤ１に相当するデ
−タ線を接地し、Ｄ２に相当するデ−タ線をセンスアン
プＳＡに接続してデ−タの読出しを行なっていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来方式ではデ−タ読出し時に、選択されているデ−タ線
だけでなく、本来読出し動作とは関係ないメモリアレイ
上の他のデ−タ線を全て充電するので、読出し動作の度
にデ−タ線の本数ｎに比例した充電電流が流れるため、
メモリの大容量化などによるデ−タ線の本数増加が、そ
のまま消費電流の増加につながるという問題点があっ
た。本発明の目的は、いわゆる横型ＲＯＭにおいて読出
し動作時の電流を減らし、消費電力を低減できるような
読出し方式を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。
来方式ではデ−タ読出し時に、選択されているデ−タ線
だけでなく、本来読出し動作とは関係ないメモリアレイ
上の他のデ−タ線を全て充電するので、読出し動作の度
にデ−タ線の本数ｎに比例した充電電流が流れるため、
メモリの大容量化などによるデ−タ線の本数増加が、そ
のまま消費電流の増加につながるという問題点があっ
た。本発明の目的は、いわゆる横型ＲＯＭにおいて読出
し動作時の電流を減らし、消費電力を低減できるような
読出し方式を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
のとおりである。すなわち、センスアンプのほかにデ−
タ線充電回路を設け、図１に示すごとく、デ−タ読出し
時に選択されるメモリセルの接続されたデ−タ線のうち
一方のデータ線Ｄ１を接地させ、他方のデ−タ線Ｄ２は
センスアンプＳＡにより充電させる。そして、これとと
もに、上記デ−タ線Ｄ２に隣接する選択メモリセルと反
対側のデ−タ線Ｄ３をデ−タ線充電回路ＤＣＵによって
充電させるようにしたものである。なお、具体的な回路
においては、メモリアレイ上の任意のデ−タ線を選択す
るためのデコ−ダなどが、メモリアレイとセンスアン
プ、デ−タ線充電回路の間のデ−タ線上に追加される。
発明のうち代表的なものの概要を簡単に説明すれば下記
のとおりである。すなわち、センスアンプのほかにデ−
タ線充電回路を設け、図１に示すごとく、デ−タ読出し
時に選択されるメモリセルの接続されたデ−タ線のうち
一方のデータ線Ｄ１を接地させ、他方のデ−タ線Ｄ２は
センスアンプＳＡにより充電させる。そして、これとと
もに、上記デ−タ線Ｄ２に隣接する選択メモリセルと反
対側のデ−タ線Ｄ３をデ−タ線充電回路ＤＣＵによって
充電させるようにしたものである。なお、具体的な回路
においては、メモリアレイ上の任意のデ−タ線を選択す
るためのデコ−ダなどが、メモリアレイとセンスアン
プ、デ−タ線充電回路の間のデ−タ線上に追加される。
【０００７】
【作用】上記した手段によれば、メモリセルＭ１のデ−
タを読出す場合、デ−タ線Ｄ１は接地され、デ−タ線Ｄ
２はセンスアンプによって、またデ−タ線Ｄ３はデ−タ
線充電回路によってそれぞれ電位Ｖｄまで充電される。
この時、メモリセルＭ３を通した電荷のリ−クがある
が、これをデ−タ線充電回路による充電電流Ｉ３によっ
て補償するため、図２に示すように読出し動作中デ−タ
線Ｄ２，Ｄ３の電位をＶｄに保つことができ、デ−タ線
Ｄ２とＤ３間の電流Ｉ２は流れなくなる。これにより、
デ−タ線Ｄ２の電荷が選択されたメモリセルＭ１を通し
た電流Ｉ１以外によっては放電されなくなリ、安定した
デ−タの読出しが実現できる。また、このとき、デ−タ
線充電回路によって選択データ線以外のデ−タ線が充電
されることになるが、電流のパスとなるメモリセルのイ
ンピ−ダンスをデ−タ線充電用のトランジスタに比べて
十分高くすれば、デ−タ線Ｄ２，Ｄ３以外のデータ線電
位は図２に示すごとく極めて低くなり、全デ−タ線を充
電する従来方式に比べてその電流値ははるかに小さい。
従って、読出し動作時の電流はメモリアレイ中のデ−タ
線の本数によらず、データ線１本を充電するのに要する
電流値とほぼ同程度で済むようになり、消費電流が大幅
に低減される。
タを読出す場合、デ−タ線Ｄ１は接地され、デ−タ線Ｄ
２はセンスアンプによって、またデ−タ線Ｄ３はデ−タ
線充電回路によってそれぞれ電位Ｖｄまで充電される。
この時、メモリセルＭ３を通した電荷のリ−クがある
が、これをデ−タ線充電回路による充電電流Ｉ３によっ
て補償するため、図２に示すように読出し動作中デ−タ
線Ｄ２，Ｄ３の電位をＶｄに保つことができ、デ−タ線
Ｄ２とＤ３間の電流Ｉ２は流れなくなる。これにより、
デ−タ線Ｄ２の電荷が選択されたメモリセルＭ１を通し
た電流Ｉ１以外によっては放電されなくなリ、安定した
デ−タの読出しが実現できる。また、このとき、デ−タ
線充電回路によって選択データ線以外のデ−タ線が充電
されることになるが、電流のパスとなるメモリセルのイ
ンピ−ダンスをデ−タ線充電用のトランジスタに比べて
十分高くすれば、デ−タ線Ｄ２，Ｄ３以外のデータ線電
位は図２に示すごとく極めて低くなり、全デ−タ線を充
電する従来方式に比べてその電流値ははるかに小さい。
従って、読出し動作時の電流はメモリアレイ中のデ−タ
線の本数によらず、データ線１本を充電するのに要する
電流値とほぼ同程度で済むようになり、消費電流が大幅
に低減される。
【０００８】
【実施例】図３には、本発明を適用した横型ＲＯＭの一
実施例を示す。この実施例では、説明の都合上、５本の
デ−タ線Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５と、４本のワ−
ド線Ｗ１，Ｗ２，Ｗ３，Ｗ４と、１６個のメモリセルＭ
ＣとからなるメモリアレイＭ−ＡＲＹを示してある。メ
モリセルＭＣは、ゲート端子がワード線に接続され、ソ
ース，ドレイン端子が隣接するデータ線間に接続された
ＭＯＳＦＥＴからなり、書込みデータに応じてそのしき
い値電圧が異なるように形成されている。
実施例を示す。この実施例では、説明の都合上、５本の
デ−タ線Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５と、４本のワ−
ド線Ｗ１，Ｗ２，Ｗ３，Ｗ４と、１６個のメモリセルＭ
ＣとからなるメモリアレイＭ−ＡＲＹを示してある。メ
モリセルＭＣは、ゲート端子がワード線に接続され、ソ
ース，ドレイン端子が隣接するデータ線間に接続された
ＭＯＳＦＥＴからなり、書込みデータに応じてそのしき
い値電圧が異なるように形成されている。
【０００９】メモリアレイＭ−ＡＲＹの周辺には、読み
出し時にデータ線をセンスアンプの動作点となる＋２Ｖ
のような電位Ｖｄまで充電するデ−タ線充電回路ＤＣ
Ｕ、読出し対象となるメモリセルを選択するためのＸデ
コ−ダＸ−ＤＥＣ、Ｙデコ−ダＹ−ＤＥＣ、並びにデ−
タを判定するセンスアンプＳＡ、読み出されたデータを
外部へ出力する出力バッファＯＰＢが設けられている。
Ｔ１〜Ｔ９は、データ線を上記デ−タ線充電回路ＤＣＵ
またはセンスアンプＳＡに接続するためのカラムスイッ
チである。
出し時にデータ線をセンスアンプの動作点となる＋２Ｖ
のような電位Ｖｄまで充電するデ−タ線充電回路ＤＣ
Ｕ、読出し対象となるメモリセルを選択するためのＸデ
コ−ダＸ−ＤＥＣ、Ｙデコ−ダＹ−ＤＥＣ、並びにデ−
タを判定するセンスアンプＳＡ、読み出されたデータを
外部へ出力する出力バッファＯＰＢが設けられている。
Ｔ１〜Ｔ９は、データ線を上記デ−タ線充電回路ＤＣＵ
またはセンスアンプＳＡに接続するためのカラムスイッ
チである。
【００１０】図３において、丸Ａで囲まれたメモリセル
のデ−タを読出す場合は、Ｘデコ−ダＸ−ＤＥＣにより
ワード線Ｗ２を選択する信号Ｘ２を選択レベルにし、Ｙ
デコ−ダＹ−ＤＥＣによって信号Ｙ３，Ｙ４，Ｙ５，Ｙ
７を選択レベルにすることにより、スイッチＭＯＳトラ
ンジスタＴ３，Ｔ４，Ｔ５，Ｔ７，Ｔ８がオンとなり、
デ−タ線Ｄ３がデ−タ線充電回路ＤＣＵに、デ−タ線Ｄ
４がセンスアンプＳＡ、デ−タ線Ｄ５がグランドＧＮＤ
にそれぞれ接続される。これにより、上記図１の回路が
等価的に実現され、データ線Ｄ４からＤ１，Ｄ２，Ｄ３
への電荷のリークを防止しつつセンスアンプＳＡでデ−
タを読出すことができる。他のメモリセルを選択する場
合も同様である。
のデ−タを読出す場合は、Ｘデコ−ダＸ−ＤＥＣにより
ワード線Ｗ２を選択する信号Ｘ２を選択レベルにし、Ｙ
デコ−ダＹ−ＤＥＣによって信号Ｙ３，Ｙ４，Ｙ５，Ｙ
７を選択レベルにすることにより、スイッチＭＯＳトラ
ンジスタＴ３，Ｔ４，Ｔ５，Ｔ７，Ｔ８がオンとなり、
デ−タ線Ｄ３がデ−タ線充電回路ＤＣＵに、デ−タ線Ｄ
４がセンスアンプＳＡ、デ−タ線Ｄ５がグランドＧＮＤ
にそれぞれ接続される。これにより、上記図１の回路が
等価的に実現され、データ線Ｄ４からＤ１，Ｄ２，Ｄ３
への電荷のリークを防止しつつセンスアンプＳＡでデ−
タを読出すことができる。他のメモリセルを選択する場
合も同様である。
【００１１】図４に、上記センスアンプＳＡの構成例
と、このセンスアンプＳＡに接続された選択メモリセル
ＭＣが一つだけ示されている。この実施例では、電源電
圧Ｖccとデータ線Ｄとの間に直列に接続されたスイッチ
ＭＯＳトランジスタＳ１とその負荷ＭＯＳトランジスタ
Ｓ０と、データ線のレベルを受けて上記トランジスタＳ
１を駆動するフィ−ドバックインバ−タＶ１とからなる
電流センス方式のセンスアンプが使用されている。実際
の回路においては、データ線を充電するために上記デー
タ線充電回路ＤＣＵが併設されることもあり、デ−タ線
充電電流と、メモリセルによる放電電流の僅かな差を検
出し、電圧に変換する。
と、このセンスアンプＳＡに接続された選択メモリセル
ＭＣが一つだけ示されている。この実施例では、電源電
圧Ｖccとデータ線Ｄとの間に直列に接続されたスイッチ
ＭＯＳトランジスタＳ１とその負荷ＭＯＳトランジスタ
Ｓ０と、データ線のレベルを受けて上記トランジスタＳ
１を駆動するフィ−ドバックインバ−タＶ１とからなる
電流センス方式のセンスアンプが使用されている。実際
の回路においては、データ線を充電するために上記デー
タ線充電回路ＤＣＵが併設されることもあり、デ−タ線
充電電流と、メモリセルによる放電電流の僅かな差を検
出し、電圧に変換する。
【００１２】図５に上記デ−タ線充電回路ＤＣＵの一例
が示されている。すなわち、このデ−タ線充電回路ＤＣ
Ｕは、電源電圧ＶccとグランドＧＮＤ間に直列に接続さ
れたＭＯＳトランジスタＱ１，Ｑ２と、このＭＯＳトラ
ンジスタＱ１，Ｑ２の接続ノードＮ１の電位をゲート端
子に受けるＭＯＳトランジスタＱ３とからなり、上記Ｍ
ＯＳトランジスタＱ１のゲート端子に充電（チャージ）
制御信号φｐが印加され、またトランジスタＱ２のゲー
ト端子とＱ３のソース端子にカラムスイッチを介してデ
ータ線が接続され、データ線のレベルを検出しつつデー
タ線のレベルをトランジスタＱ２，Ｑ３のサイズによっ
て決まるような電位まで充電する。トランジスタＱ２，
Ｑ３のサイズは、センスアンプＳＡの動作点となる電位
Ｖｄに合わせて予め決定する。
が示されている。すなわち、このデ−タ線充電回路ＤＣ
Ｕは、電源電圧ＶccとグランドＧＮＤ間に直列に接続さ
れたＭＯＳトランジスタＱ１，Ｑ２と、このＭＯＳトラ
ンジスタＱ１，Ｑ２の接続ノードＮ１の電位をゲート端
子に受けるＭＯＳトランジスタＱ３とからなり、上記Ｍ
ＯＳトランジスタＱ１のゲート端子に充電（チャージ）
制御信号φｐが印加され、またトランジスタＱ２のゲー
ト端子とＱ３のソース端子にカラムスイッチを介してデ
ータ線が接続され、データ線のレベルを検出しつつデー
タ線のレベルをトランジスタＱ２，Ｑ３のサイズによっ
て決まるような電位まで充電する。トランジスタＱ２，
Ｑ３のサイズは、センスアンプＳＡの動作点となる電位
Ｖｄに合わせて予め決定する。
【００１３】図６にデ−タ読出し時のデ−タ線、センス
アンプ出力の電位を示す。センスアンプＳＡが起動され
ると、まず、選択されたデ−タ線がセンスアンプＳＡの
動作点となっている電位Ｖｄまで充電される。ここで、
選択されたメモリセルが“電流の流れやすい”ＭＯＳＦ
ＥＴである場合にはメモリセルによってデ−タ線の電荷
が放電されるので、フィ−ドバックインバ−タＶ１によ
りスイッチＭＯＳトランジスタＳ１がオンされてセンス
アンプ出力Ｖoutは比較的低い電位となる。逆に、選択
されたメモリセルが“電流が流れにくい”ＭＯＳＦＥＴ
である場合にはメモリセルによってデ−タ線の電荷が放
電されず、フィ−ドバックインバ−タＶ１によりスイッ
チＭＯＳトランジスタＳ１がオフとされるため、Ｓ１を
流れる電流は小さくなりセンスアンプ出力Ｖoutは比較
的高い電位となる。
アンプ出力の電位を示す。センスアンプＳＡが起動され
ると、まず、選択されたデ−タ線がセンスアンプＳＡの
動作点となっている電位Ｖｄまで充電される。ここで、
選択されたメモリセルが“電流の流れやすい”ＭＯＳＦ
ＥＴである場合にはメモリセルによってデ−タ線の電荷
が放電されるので、フィ−ドバックインバ−タＶ１によ
りスイッチＭＯＳトランジスタＳ１がオンされてセンス
アンプ出力Ｖoutは比較的低い電位となる。逆に、選択
されたメモリセルが“電流が流れにくい”ＭＯＳＦＥＴ
である場合にはメモリセルによってデ−タ線の電荷が放
電されず、フィ−ドバックインバ−タＶ１によりスイッ
チＭＯＳトランジスタＳ１がオフとされるため、Ｓ１を
流れる電流は小さくなりセンスアンプ出力Ｖoutは比較
的高い電位となる。
【００１４】以上説明したように上記実施例は、センス
アンプのほかにデ−タ線充電回路を設け、デ−タ読出し
時に選択されるメモリセルの接続されたデ−タ線のうち
一方のデータ線を接地させ、他方のデ−タ線はセンスア
ンプにより充電させるとともに、選択デ−タ線に隣接す
る接地側と反対側のデ−タ線をデ−タ線充電回路によっ
て充電させるようにしたので、メモリセルを通した電荷
のリ−クがデ−タ線充電回路による充電電流によって補
償されるため、読出し動作中デ−タ線の電位を一定に保
つことができ、安定したデ−タの読出しが実現できる。
また、全デ−タ線を充電する従来方式に比べてその電流
値ははるかに小さいため、読出し動作時の電流はメモリ
アレイ中のデ−タ線の本数に依存せず、データ線１本を
充電するのに要する電流値とほぼ同程度で済むようにな
り、消費電流が大幅に低減されるという効果がある。
アンプのほかにデ−タ線充電回路を設け、デ−タ読出し
時に選択されるメモリセルの接続されたデ−タ線のうち
一方のデータ線を接地させ、他方のデ−タ線はセンスア
ンプにより充電させるとともに、選択デ−タ線に隣接す
る接地側と反対側のデ−タ線をデ−タ線充電回路によっ
て充電させるようにしたので、メモリセルを通した電荷
のリ−クがデ−タ線充電回路による充電電流によって補
償されるため、読出し動作中デ−タ線の電位を一定に保
つことができ、安定したデ−タの読出しが実現できる。
また、全デ−タ線を充電する従来方式に比べてその電流
値ははるかに小さいため、読出し動作時の電流はメモリ
アレイ中のデ−タ線の本数に依存せず、データ線１本を
充電するのに要する電流値とほぼ同程度で済むようにな
り、消費電流が大幅に低減されるという効果がある。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、選択デ−タ線（図１のＤ１）に隣接する接
地側と反対側のデ−タ線（Ｄ３）をデ−タ線充電回路に
よって充電させるようにしているが、さらにもう一つ隣
のデータ線（Ｄ４）もデ−タ線充電回路によって同時に
充電させたり、接地側の放電を迅速にするため互いに隣
接する２本のデータ線を同時にグランドに接続させるよ
うにカラムスイッチとＹデコーダを構成するようにして
もよい。以上の説明では主として本発明者によってなさ
れた発明をその背景となった利用分野である横型ＲＯＭ
に適用した場合について説明したが、この発明はそれに
限定されるものでなく、データ線間の電位差を検出して
読み出しを行なう半導体メモリ一般に利用することがで
きる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、選択デ−タ線（図１のＤ１）に隣接する接
地側と反対側のデ−タ線（Ｄ３）をデ−タ線充電回路に
よって充電させるようにしているが、さらにもう一つ隣
のデータ線（Ｄ４）もデ−タ線充電回路によって同時に
充電させたり、接地側の放電を迅速にするため互いに隣
接する２本のデータ線を同時にグランドに接続させるよ
うにカラムスイッチとＹデコーダを構成するようにして
もよい。以上の説明では主として本発明者によってなさ
れた発明をその背景となった利用分野である横型ＲＯＭ
に適用した場合について説明したが、この発明はそれに
限定されるものでなく、データ線間の電位差を検出して
読み出しを行なう半導体メモリ一般に利用することがで
きる。
【００１６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、従来のＲＯＭは、メモリア
レイの大容量化に伴ってデ−タ線の本数が増加するとこ
れにほぼ比例して消費電流が増加していたが、本発明に
よれば、デ−タ線の本数によらず消費電力はほぼ一定と
なるので、大容量になればなるほど消費電力が相対的に
少なくなる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、従来のＲＯＭは、メモリア
レイの大容量化に伴ってデ−タ線の本数が増加するとこ
れにほぼ比例して消費電流が増加していたが、本発明に
よれば、デ−タ線の本数によらず消費電力はほぼ一定と
なるので、大容量になればなるほど消費電力が相対的に
少なくなる。
【図１】本発明を横型ＲＯＭに適用した場合の基本構成
を示す回路図である。
を示す回路図である。
【図２】デ−タ読出し時のデ−タ線電位の変化を示す波
形図である。
形図である。
【図３】本発明を適用した横型ＲＯＭの一実施例を示す
回路図である。
回路図である。
【図４】電流センス方式のセンスアンプによるメモリセ
ルのデ−タ読出し原理を示す説明図である。
ルのデ−タ読出し原理を示す説明図である。
【図５】充電回路の一実施例を示す回路図である。
【図６】デ−タ読出し時のデ−タ線、センスアンプ出力
の電位を示すタイミングチャートである。
の電位を示すタイミングチャートである。
【図７】従来の横型ＲＯＭのメモリアレイの構成例を示
す回路図である。
す回路図である。
【図８】図１、または３の回路において、データ線充電
回路がない場合における読出し時の等価回路である。
回路がない場合における読出し時の等価回路である。
【図９】従来の横型ＲＯＭの一例を示すブロック図であ
る。
る。
Ｗ１，Ｗ２，Ｗ３，Ｗ４ ワ−ド線 Ｍ１，Ｍ２，Ｍ３，ＭＣ メモリセル Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ デ−タ線 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ
９ カラムスイッチ ＳＡ センスアンプ ＤＣＵ データ線充電回路
９ カラムスイッチ ＳＡ センスアンプ ＤＣＵ データ線充電回路
Claims (3)
- 【請求項１】 データ線間にメモリセルが接続されてな
るメモリアレイを備え、データ線間の電位差を検出して
読み出しを行なう半導体メモリにおいて、選択されたデ
−タ線に隣接した一部のデ−タ線を選択的に充電する回
路を設けたことを特徴とする半導体メモリ。 - 【請求項２】 上記メモリセルは、ゲート端子がワード
線に接続され、ソース，ドレイン端子が隣接するデータ
線間に接続され、書込みデータに応じてそのしきい値電
圧が異なるように形成されたＭＯＳＦＥＴからなること
を特徴とする請求項１記載の半導体メモリ。 - 【請求項３】 上記充電回路によるデータ線の充電電位
は、データ読出し回路の動作点となる電位であることを
特徴とする請求項１または請求項２記載の半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17713392A JPH0620488A (ja) | 1992-07-03 | 1992-07-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17713392A JPH0620488A (ja) | 1992-07-03 | 1992-07-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620488A true JPH0620488A (ja) | 1994-01-28 |
Family
ID=16025760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17713392A Pending JPH0620488A (ja) | 1992-07-03 | 1992-07-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620488A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084793A (en) * | 1996-12-16 | 2000-07-04 | Nec Corporation | Single-chip read-only memory (ROM) system |
| JP2003022684A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| KR101010982B1 (ko) * | 2002-03-22 | 2011-01-26 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 |
-
1992
- 1992-07-03 JP JP17713392A patent/JPH0620488A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084793A (en) * | 1996-12-16 | 2000-07-04 | Nec Corporation | Single-chip read-only memory (ROM) system |
| JP2003022684A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| KR101010982B1 (ko) * | 2002-03-22 | 2011-01-26 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2800740B2 (ja) | 半導体記憶装置 | |
| KR950001430B1 (ko) | 전류 감지 증폭 회로 | |
| US6795346B2 (en) | Non volatile memory and data processor | |
| JPH10112197A (ja) | 半導体メモリセルの読み取り回路 | |
| JPH06162776A (ja) | 半導体メモリ回路 | |
| US7263002B2 (en) | Nonvolatile semiconductor memory device that achieves speedup in read operation | |
| JPS63271798A (ja) | 消去可能なプログラマブル論理装置 | |
| JP2913926B2 (ja) | 半導体記憶装置 | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| US6707725B2 (en) | Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same | |
| EP0238366B1 (en) | Data read circuit for use in semiconductor memory device | |
| JP3086043B2 (ja) | 半導体読み出し専用メモリのセンス増幅回路 | |
| JPH02285593A (ja) | 不揮発性半導体記憶装置 | |
| JP3578661B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH1139886A (ja) | 半導体メモリ | |
| JP2634861B2 (ja) | 電流センスアンプ回路 | |
| JP3100420B2 (ja) | 半導体記憶装置 | |
| JPH01150296A (ja) | 信号検出回路 | |
| JPH1050073A (ja) | 半導体記憶装置 | |
| JP2000030474A (ja) | 半導体記憶装置 | |
| JPH11149790A (ja) | 電流センスアンプ回路 | |
| JP2003091995A (ja) | 半導体記憶装置およびそのデータ読み出し方法 | |
| JPH1011985A (ja) | 半導体メモリ読み出し回路 | |
| JPH03154291A (ja) | プリチャージ検出回路 | |
| JPS63188895A (ja) | 不揮発性メモリ |