JPH0621047A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0621047A JPH0621047A JP4346631A JP34663192A JPH0621047A JP H0621047 A JPH0621047 A JP H0621047A JP 4346631 A JP4346631 A JP 4346631A JP 34663192 A JP34663192 A JP 34663192A JP H0621047 A JPH0621047 A JP H0621047A
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- forming
- film
- diffusion region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 狭チャネル効果の発生を抑制し、且つＰＮ接
合耐圧を維持することができる半導体装置及びその製造
方法を提供すること。 【構成】 Ｓｉ基板１上にＳｉ3Ｎ4膜３を形成する工程
と、このＳｉ3Ｎ4膜３に開口部を形成して基板１を露出
させる工程と、この開口部にサイドウォールスペーサ８
を形成する工程と、このサイドウォールスペーサ８をマ
スクにＳｉ基板１にエッチングを施してエッチング領域
９を形成する工程と、このエッチング領域９に熱酸化に
よるＳｉＯ2 の素子分離膜７を形成する工程と、ｐ+拡
散領域１０を、素子分離膜７の下側にイオン注入により
形成する工程と、サイドウォールスペーサ８を除去し、
素子形成領域のｎ+拡散領域１２とｐ+拡散領域１０との
境界部分に、電解緩和領域としてのｎ-拡散領域１１を
形成する工程とを行う。
合耐圧を維持することができる半導体装置及びその製造
方法を提供すること。 【構成】 Ｓｉ基板１上にＳｉ3Ｎ4膜３を形成する工程
と、このＳｉ3Ｎ4膜３に開口部を形成して基板１を露出
させる工程と、この開口部にサイドウォールスペーサ８
を形成する工程と、このサイドウォールスペーサ８をマ
スクにＳｉ基板１にエッチングを施してエッチング領域
９を形成する工程と、このエッチング領域９に熱酸化に
よるＳｉＯ2 の素子分離膜７を形成する工程と、ｐ+拡
散領域１０を、素子分離膜７の下側にイオン注入により
形成する工程と、サイドウォールスペーサ８を除去し、
素子形成領域のｎ+拡散領域１２とｐ+拡散領域１０との
境界部分に、電解緩和領域としてのｎ-拡散領域１１を
形成する工程とを行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、局所酸化法による微細な素子分離膜形成
技術に関する。
に関し、特に、局所酸化法による微細な素子分離膜形成
技術に関する。
【０００２】
【従来の技術】従来の素子分離領域を形成する方法は、
例えば今日最も良く知られている局所酸化法（ＬＯＣＯ
Ｓ；Local Oxidation of Silicon）、又はこの改良型で
あるＣＯＳＭＯＳ法（Controlled Sidewall Masking Ox
idation of Silicon）（菅野卓雄、超高速ＭＯＳデバイ
ス、Ｐ１３５〜１４６、培風館参照）がある。
例えば今日最も良く知られている局所酸化法（ＬＯＣＯ
Ｓ；Local Oxidation of Silicon）、又はこの改良型で
あるＣＯＳＭＯＳ法（Controlled Sidewall Masking Ox
idation of Silicon）（菅野卓雄、超高速ＭＯＳデバイ
ス、Ｐ１３５〜１４６、培風館参照）がある。
【０００３】図１はＬＯＣＯＳ法により素子分離領域を
形成する工程を示した模式的断面図である。まず、図１
（ａ）に示すように、ｐ型Ｓｉ基板１上に熱酸化により
ＳｉＯ2膜２を形成し、その上にＣＶＤ法によりＳｉ3Ｎ
4膜３を堆積させる。
形成する工程を示した模式的断面図である。まず、図１
（ａ）に示すように、ｐ型Ｓｉ基板１上に熱酸化により
ＳｉＯ2膜２を形成し、その上にＣＶＤ法によりＳｉ3Ｎ
4膜３を堆積させる。
【０００４】次に、図１（ｂ）に示すように、素子形成
領域にフォトレジスト４を形成し、これをマスクとして
素子分離領域にホウ素イオンをイオン注入する。この領
域は素子分離領域に素子間寄生チャネルが発生するのを
防止するためのチャネルストッパ領域となる。
領域にフォトレジスト４を形成し、これをマスクとして
素子分離領域にホウ素イオンをイオン注入する。この領
域は素子分離領域に素子間寄生チャネルが発生するのを
防止するためのチャネルストッパ領域となる。
【０００５】フォトレジスト４をマスクとしてＳｉ3Ｎ4
膜３をエッチングし、フォトレジスト４を除去した後、
Ｏ2／Ｈ2Ｏ雰囲気にて１０００℃で酸化する。この時Ｓ
ｉ3Ｎ4膜３は耐酸化性が強いため、図１（ｃ）に示すよ
うに、素子形成領域はほとんど酸化されずに素子分離領
域のみにＳｉＯ2 膜２が形成される。
膜３をエッチングし、フォトレジスト４を除去した後、
Ｏ2／Ｈ2Ｏ雰囲気にて１０００℃で酸化する。この時Ｓ
ｉ3Ｎ4膜３は耐酸化性が強いため、図１（ｃ）に示すよ
うに、素子形成領域はほとんど酸化されずに素子分離領
域のみにＳｉＯ2 膜２が形成される。
【０００６】そして、図１（ｃ）に示すように、Ｓｉ3
Ｎ4膜３及びその下層の薄いＳｉＯ2膜２を除去し、素子
形成領域にＳｉ基板を露出させる。このようにして、素
子分離領域を形成することができる。
Ｎ4膜３及びその下層の薄いＳｉＯ2膜２を除去し、素子
形成領域にＳｉ基板を露出させる。このようにして、素
子分離領域を形成することができる。
【０００７】図２はＣＯＳＭＯＳ法により素子分離領域
を形成する工程を示した模式的断面図である。図２
（ａ）に示すようにＳｉ基板上にＳｉＯ2膜２、Ｓｉ3Ｎ
4膜３をこの順に堆積させ、フォトレジスト４をマスク
にして素子分離領域に開口部５を形成してＳｉ基板１を
露出させる。そして図２（ｂ）に示すように、再びフォ
トレジスト４をマスクにして、Ｓｉ基板１の等方性プラ
ズマエッチングを行い、底部がＵ字型の開口部６を形成
する。開口部６はそのアンダーカット作用により、Ｓｉ
Ｏ2膜２の下部が一部エッチングされ、開口部５よりも
幅が広く形成されている。この時、Ｓｉ3Ｎ4膜３はＳｉ
基板１とエッチング速度が近いことから、Ｓｉ3Ｎ4膜３
端部も後退するが、このＳｉ3Ｎ4膜３の開口幅は開口部
６の幅よりも狭くなるようにエッチング条件が設定され
る。
を形成する工程を示した模式的断面図である。図２
（ａ）に示すようにＳｉ基板上にＳｉＯ2膜２、Ｓｉ3Ｎ
4膜３をこの順に堆積させ、フォトレジスト４をマスク
にして素子分離領域に開口部５を形成してＳｉ基板１を
露出させる。そして図２（ｂ）に示すように、再びフォ
トレジスト４をマスクにして、Ｓｉ基板１の等方性プラ
ズマエッチングを行い、底部がＵ字型の開口部６を形成
する。開口部６はそのアンダーカット作用により、Ｓｉ
Ｏ2膜２の下部が一部エッチングされ、開口部５よりも
幅が広く形成されている。この時、Ｓｉ3Ｎ4膜３はＳｉ
基板１とエッチング速度が近いことから、Ｓｉ3Ｎ4膜３
端部も後退するが、このＳｉ3Ｎ4膜３の開口幅は開口部
６の幅よりも狭くなるようにエッチング条件が設定され
る。
【０００８】フォトレジスト４を除去した後、図２
（ｃ）に示すように、ＳｉＯ2膜２の開口部６の上に突
き出した部分を除去し、熱酸化により、開口部６に再び
ＳｉＯ2膜２を形成する。更に、ＬＰＣＶＤ法によりＳ
ｉ3Ｎ4膜３を形成する。このＬＰＣＶＤによるＳｉ3Ｎ4
膜３はステップカバレッジが良好であるため、開口部６
のＵ字型底部に形成したＳｉＯ2膜２の全面に堆積され
る。
（ｃ）に示すように、ＳｉＯ2膜２の開口部６の上に突
き出した部分を除去し、熱酸化により、開口部６に再び
ＳｉＯ2膜２を形成する。更に、ＬＰＣＶＤ法によりＳ
ｉ3Ｎ4膜３を形成する。このＬＰＣＶＤによるＳｉ3Ｎ4
膜３はステップカバレッジが良好であるため、開口部６
のＵ字型底部に形成したＳｉＯ2膜２の全面に堆積され
る。
【０００９】図２（ｄ）に示すように、開口部６に異方
性エッチングを施して開口部６のＵ字型底部の側壁だけ
にＳｉ3Ｎ4膜３を残存させる。そして、図２（ｅ）に示
すように、熱酸化により開口部６の底部にＳｉＯ2膜２
を形成し、開口部６に素子分離酸化膜としてのＳｉＯ2
７を形成する。ＳｉＯ2７は開口部６のＵ字型底部の側
壁に残存させたＳｉ3Ｎ4膜３を押し上げ、Ｓｉ基板１と
表面が同じ高さになるまで成長する。このようにして、
段差のない平坦な素子分離領域が形成される。
性エッチングを施して開口部６のＵ字型底部の側壁だけ
にＳｉ3Ｎ4膜３を残存させる。そして、図２（ｅ）に示
すように、熱酸化により開口部６の底部にＳｉＯ2膜２
を形成し、開口部６に素子分離酸化膜としてのＳｉＯ2
７を形成する。ＳｉＯ2７は開口部６のＵ字型底部の側
壁に残存させたＳｉ3Ｎ4膜３を押し上げ、Ｓｉ基板１と
表面が同じ高さになるまで成長する。このようにして、
段差のない平坦な素子分離領域が形成される。
【００１０】
【発明が解決しようとする課題】前記ＬＯＣＯＳ法にあ
っては、素子分離領域にＳｉＯ2膜（熱酸化膜）２が形
成される際に、素子形成領域と素子分離領域の境界付近
でクサビ状に成長する。このバーズビークと呼ばれるク
サビ領域が形成されるために、素子分離領域幅が拡大さ
れるという問題があった。
っては、素子分離領域にＳｉＯ2膜（熱酸化膜）２が形
成される際に、素子形成領域と素子分離領域の境界付近
でクサビ状に成長する。このバーズビークと呼ばれるク
サビ領域が形成されるために、素子分離領域幅が拡大さ
れるという問題があった。
【００１１】また、素子分離領域のＳｉＯ2膜２がＳｉ
基板の上に盛り上がって成長するため、素子形成領域の
Ｓｉ基板とで段差を生じる。この段差が素子形成過程又
はデバイス形成過程において、工程上の障害になるとい
う問題があった。
基板の上に盛り上がって成長するため、素子形成領域の
Ｓｉ基板とで段差を生じる。この段差が素子形成過程又
はデバイス形成過程において、工程上の障害になるとい
う問題があった。
【００１２】また、上述したＣＯＳＭＯＳ法では、Ｓｉ
基板をエッチングした後に熱酸化膜を形成するので、素
子形成領域と素子分離領域とに段差は生じない。ところ
が、Ｓｉ基板１に形成された開口部６は、リソ限界にて
形成された開口部５よりも幅が広く形成されるために、
素子分離領域の幅が拡大される問題があった。
基板をエッチングした後に熱酸化膜を形成するので、素
子形成領域と素子分離領域とに段差は生じない。ところ
が、Ｓｉ基板１に形成された開口部６は、リソ限界にて
形成された開口部５よりも幅が広く形成されるために、
素子分離領域の幅が拡大される問題があった。
【００１３】また、素子分離領域を形成する過程におい
て、素子分離領域に素子間寄生チャネルが発生するのを
防止するためにチャネルストップイオンのイオン注入を
行うことが知られている。このイオン注入には、図１の
工程のように、ＳｉＯ2等の熱酸化膜の形成前に行う方
法と、ＳｉＯ2等の熱酸化膜の形成後に行う方法とがあ
る。
て、素子分離領域に素子間寄生チャネルが発生するのを
防止するためにチャネルストップイオンのイオン注入を
行うことが知られている。このイオン注入には、図１の
工程のように、ＳｉＯ2等の熱酸化膜の形成前に行う方
法と、ＳｉＯ2等の熱酸化膜の形成後に行う方法とがあ
る。
【００１４】前者の方法では、イオン注入の後に熱処理
が行われるために、注入されたイオンが熱で拡散してト
ランジスタの狭チャネル効果が大きくなり、これにより
トランジスタの電圧しきい値が上昇する問題があった。
が行われるために、注入されたイオンが熱で拡散してト
ランジスタの狭チャネル効果が大きくなり、これにより
トランジスタの電圧しきい値が上昇する問題があった。
【００１５】また、後者の方法では、素子形成領域の拡
散領域と、イオン注入により形成された拡散領域との間
に、濃度勾配の急峻なＰＮ接合が形成されるために、こ
の部分の耐圧が悪くなり、発生するリーク電流が大きく
なるという問題がある。
散領域と、イオン注入により形成された拡散領域との間
に、濃度勾配の急峻なＰＮ接合が形成されるために、こ
の部分の耐圧が悪くなり、発生するリーク電流が大きく
なるという問題がある。
【００１６】本発明は半導体装置及びその製造方法に関
し、斯かる問題点を解消するものである。
し、斯かる問題点を解消するものである。
【００１７】
【課題を解決するための手段】本発明における半導体装
置は、素子形成領域を分離する酸化膜を半導体基板上に
有するものであって、前記酸化膜の下側に、前記素子形
成領域の拡散領域と逆の導電型の拡散領域を形成し、前
記素子形成領域の拡散領域と前記逆導電型の拡散領域と
の境界部分に、前記素子形成領域の拡散領域と同じ導電
型であって且つ濃度の低い電子緩和領域を形成したもの
である。
置は、素子形成領域を分離する酸化膜を半導体基板上に
有するものであって、前記酸化膜の下側に、前記素子形
成領域の拡散領域と逆の導電型の拡散領域を形成し、前
記素子形成領域の拡散領域と前記逆導電型の拡散領域と
の境界部分に、前記素子形成領域の拡散領域と同じ導電
型であって且つ濃度の低い電子緩和領域を形成したもの
である。
【００１８】上記半導体装置にあっては、酸化膜、素子
分離領域の拡散領域、逆導電型の拡散領域を特に限定す
るものではなく、例えば、素子分離領域の拡散領域を形
成した後に酸化膜を形成してもよい。
分離領域の拡散領域、逆導電型の拡散領域を特に限定す
るものではなく、例えば、素子分離領域の拡散領域を形
成した後に酸化膜を形成してもよい。
【００１９】また、本発明は、素子形成領域を分離する
酸化膜を半導体基板上に有する半導体装置の製造方法に
おいて、前記半導体基板上に耐酸化マスク膜を形成する
工程と、この耐酸化マスク膜に開口部を形成して前記基
板を露出させる工程と、この開口部にサイドウォールス
ペーサを形成する工程と、このサイドウォールスペーサ
をマスクに前記半導体基板にエッチングを施してエッチ
ング領域を形成する工程と、このエッチング領域に熱酸
化膜を形成する工程と、前記素子形成領域の拡散領域と
逆の導電型の拡散領域を、前記熱酸化膜の下側にイオン
注入により形成する工程と、前記サイドウォールスペー
サを除去し、前記素子形成領域の拡散領域と前記逆導電
型の拡散領域との境界部分に、電解緩和領域をイオン注
入により形成する工程とを行うものである。
酸化膜を半導体基板上に有する半導体装置の製造方法に
おいて、前記半導体基板上に耐酸化マスク膜を形成する
工程と、この耐酸化マスク膜に開口部を形成して前記基
板を露出させる工程と、この開口部にサイドウォールス
ペーサを形成する工程と、このサイドウォールスペーサ
をマスクに前記半導体基板にエッチングを施してエッチ
ング領域を形成する工程と、このエッチング領域に熱酸
化膜を形成する工程と、前記素子形成領域の拡散領域と
逆の導電型の拡散領域を、前記熱酸化膜の下側にイオン
注入により形成する工程と、前記サイドウォールスペー
サを除去し、前記素子形成領域の拡散領域と前記逆導電
型の拡散領域との境界部分に、電解緩和領域をイオン注
入により形成する工程とを行うものである。
【００２０】
【作用】即ち、素子形成領域の拡散領域と前記逆導電型
の拡散領域との境界部分に電子緩和領域を形成すること
により、境界部分において、逆導電型の拡散領域の電子
が素子形成領域の方向に進出することを妨げ、狭チャネ
ル効果が抑制される。
の拡散領域との境界部分に電子緩和領域を形成すること
により、境界部分において、逆導電型の拡散領域の電子
が素子形成領域の方向に進出することを妨げ、狭チャネ
ル効果が抑制される。
【００２１】また、請求項２の半導体装置の製造方法に
あっては、リソ技術の限界で形成した開口部にサイドウ
ォールスペーサを形成し、これをマスクにして熱酸化膜
を形成するので、熱酸化膜の幅、即ち、素子分離領域の
幅をリソ技術の限界より縮小することができる。
あっては、リソ技術の限界で形成した開口部にサイドウ
ォールスペーサを形成し、これをマスクにして熱酸化膜
を形成するので、熱酸化膜の幅、即ち、素子分離領域の
幅をリソ技術の限界より縮小することができる。
【００２２】更に、電解緩和領域を形成しているので、
熱酸化膜の形成後にチャネルストッパ用のイオンを注入
することによって生じるＰＮ接合耐圧の降下を抑制する
ことができる。また、イオン注入後に熱工程を施さない
ため、狭チャネル効果の発生が抑制される。
熱酸化膜の形成後にチャネルストッパ用のイオンを注入
することによって生じるＰＮ接合耐圧の降下を抑制する
ことができる。また、イオン注入後に熱工程を施さない
ため、狭チャネル効果の発生が抑制される。
【００２３】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
る。
【００２４】図３及び図４は素子分離領域を形成する段
階における模式的断面図である。図３（ａ）に示すよう
に、ＣＶＤ法により、ｐ型のＳｉ基板１上にＳｉ3Ｎ4膜
３、ＳｉＯ2膜２及びＳｉ3Ｎ4膜３を順に形成する。
階における模式的断面図である。図３（ａ）に示すよう
に、ＣＶＤ法により、ｐ型のＳｉ基板１上にＳｉ3Ｎ4膜
３、ＳｉＯ2膜２及びＳｉ3Ｎ4膜３を順に形成する。
【００２５】次にリソグラフィ技術により素子分離領域
にリソ技術限界のサイズで開口部を形成した後、全面に
Ｓｉ3Ｎ4を堆積させ、これをＲＩＥ法により異方性エッ
チバック処理することにより、図３（ｂ）に示すよう
に、開口部の側壁にＳｉ3Ｎ4のサイドウォールスペーサ
８、８を形成する。
にリソ技術限界のサイズで開口部を形成した後、全面に
Ｓｉ3Ｎ4を堆積させ、これをＲＩＥ法により異方性エッ
チバック処理することにより、図３（ｂ）に示すよう
に、開口部の側壁にＳｉ3Ｎ4のサイドウォールスペーサ
８、８を形成する。
【００２６】次に、図３（ｃ）に示すように、サイドウ
ォールスペーサ８、８をマスクにして、Ｓｉ基板１の露
出部分を等方性エッチングし、エッチング領域９を形成
する。そして、図３（ｄ）に示すように、熱酸化を行い
エッチング領域９にＳｉＯ2の素子分離膜７を形成す
る。この熱酸化の工程で、ＳｉＯ2膜２はＳｉ3Ｎ4膜３
との熱膨張係数の違いにより、ストレス緩和層となって
いる。
ォールスペーサ８、８をマスクにして、Ｓｉ基板１の露
出部分を等方性エッチングし、エッチング領域９を形成
する。そして、図３（ｄ）に示すように、熱酸化を行い
エッチング領域９にＳｉＯ2の素子分離膜７を形成す
る。この熱酸化の工程で、ＳｉＯ2膜２はＳｉ3Ｎ4膜３
との熱膨張係数の違いにより、ストレス緩和層となって
いる。
【００２７】図４（ｅ）に示すように、ｐ型の不純物（
11Ｂ+イオン）をチャネルストップイオンとして、加速
電圧２００ＫｅＶ、ドーズ量３×１０12cｍ-2の条件
で、イオン注入法によりイオン注入し、ｐ+拡散領域１
０を形成する。
11Ｂ+イオン）をチャネルストップイオンとして、加速
電圧２００ＫｅＶ、ドーズ量３×１０12cｍ-2の条件
で、イオン注入法によりイオン注入し、ｐ+拡散領域１
０を形成する。
【００２８】このように、素子分離膜７を形成するため
の熱工程の後にイオン注入を行うので、イオン注入後に
熱工程を施すことはなく、狭チャネル効果の発生を抑制
することができる。
の熱工程の後にイオン注入を行うので、イオン注入後に
熱工程を施すことはなく、狭チャネル効果の発生を抑制
することができる。
【００２９】次に、サイドウォールスペーサ８、８を熱
燐酸（Hot H3PO4）を用いて除去する。このとき最上層
のＳｉ3Ｎ4膜３も除去され、ＳｉＯ2膜２でエッチング
は停止する。そして、図４（ｆ）に示すように、ｎ-拡
散領域１１、１１をｐ+拡散領域１０の上側に形成する
条件（例えば加速電圧２００ＫｅＶ、ドーズ量３×１０
12ｃｍ-2）にてｎ型の不純物（31ｐ+イオン）をイオン
注入する。
燐酸（Hot H3PO4）を用いて除去する。このとき最上層
のＳｉ3Ｎ4膜３も除去され、ＳｉＯ2膜２でエッチング
は停止する。そして、図４（ｆ）に示すように、ｎ-拡
散領域１１、１１をｐ+拡散領域１０の上側に形成する
条件（例えば加速電圧２００ＫｅＶ、ドーズ量３×１０
12ｃｍ-2）にてｎ型の不純物（31ｐ+イオン）をイオン
注入する。
【００３０】このｎ-拡散領域１１、１１は、ＳｉＯ2膜
２をマスクにして形成されるので、チャネルストップ用
イオンのｐ+拡散領域１０よりも両サイドに広い領域と
なる。
２をマスクにして形成されるので、チャネルストップ用
イオンのｐ+拡散領域１０よりも両サイドに広い領域と
なる。
【００３１】次に、図４（ｇ）に示すように、ＳｉＯ2
膜２及びＳｉ3Ｎ4膜３を除去する。ｎ型の不純物（75Ａ
ｓ+イオン）を加速電圧４０ＫｅＶ、ドーズ量５×１０
15ｃｍ-2の条件で、イオン注入して素子形成領域にｎ+
拡散領域１２、１２を形成する。こうしてｎ-拡散領域
１１、１１は、ｎ+拡散領域１２、１２とｐ+拡散領域１
０との境界部分に位置し、電解緩和領域となる。この電
解緩和領域を形成することにより、ｐ+拡散領域１０の
濃度を高めることができるので、熱工程後にチャネルス
トップ用のイオン注入を行うことにより生じるＰＮ接合
耐圧の低下を抑制することができる。
膜２及びＳｉ3Ｎ4膜３を除去する。ｎ型の不純物（75Ａ
ｓ+イオン）を加速電圧４０ＫｅＶ、ドーズ量５×１０
15ｃｍ-2の条件で、イオン注入して素子形成領域にｎ+
拡散領域１２、１２を形成する。こうしてｎ-拡散領域
１１、１１は、ｎ+拡散領域１２、１２とｐ+拡散領域１
０との境界部分に位置し、電解緩和領域となる。この電
解緩和領域を形成することにより、ｐ+拡散領域１０の
濃度を高めることができるので、熱工程後にチャネルス
トップ用のイオン注入を行うことにより生じるＰＮ接合
耐圧の低下を抑制することができる。
【００３２】また、この電解緩和領域は、サイドウォー
ルスペーサ８、８をエッチング除去してイオン注入する
ことにより自己整合的に形成することができる。
ルスペーサ８、８をエッチング除去してイオン注入する
ことにより自己整合的に形成することができる。
【００３３】
【発明の効果】本発明の請求項１に記載の半導体装置に
よれば、素子形成領域の拡散領域と前記逆導電型の拡散
領域との境界部分に電子緩和領域を形成することによ
り、境界部分において、逆導電型の拡散領域の電子が素
子形成領域の方向に進出することを妨げるので、トラン
ジスタの狭いチャネル効果を抑制することができる。
よれば、素子形成領域の拡散領域と前記逆導電型の拡散
領域との境界部分に電子緩和領域を形成することによ
り、境界部分において、逆導電型の拡散領域の電子が素
子形成領域の方向に進出することを妨げるので、トラン
ジスタの狭いチャネル効果を抑制することができる。
【００３４】また、請求項２の半導体装置の製造方法に
あっては、リソ技術の限界にて形成した開口部にサイド
ウォールを設け、これをマスクにして素子分離領域をエ
ッチングするので、素子分離領域の幅を縮小し、更に
は、平坦性良く素子分離領域を形成することができる。
あっては、リソ技術の限界にて形成した開口部にサイド
ウォールを設け、これをマスクにして素子分離領域をエ
ッチングするので、素子分離領域の幅を縮小し、更に
は、平坦性良く素子分離領域を形成することができる。
【００３５】また、酸化膜形成後にイオン注入を行い、
更に電解緩和領域を形成するので、狭チャネル効果を抑
制し且つＰＮ接合耐圧を維持しながら素子分離領域を形
成することができる。
更に電解緩和領域を形成するので、狭チャネル効果を抑
制し且つＰＮ接合耐圧を維持しながら素子分離領域を形
成することができる。
【図１】従来のＬＯＣＯＳ法により素子分離領域を形成
する工程を示した模式的断面図である。
する工程を示した模式的断面図である。
【図２】同じく従来のＣＯＳＭＯＳ法により素子分離領
域を形成する工程を示した模式的断面図である。
域を形成する工程を示した模式的断面図である。
【図３】本発明の実施例により素子分離領域を形成する
段階における模式的断面図である。
段階における模式的断面図である。
【図４】本発明の実施例により素子分離領域を形成する
段階における模式的断面図である。
段階における模式的断面図である。
１ Ｓｉ基板（半導体基板） ２ ＳｉＯ2膜 ３ Ｓｉ3Ｎ4膜 ４ フォトレジスト ５、６ 開口部 ７ 素子分離領域 ８ サイドウォールスペーサ ９ エッチング領域 １０ 拡散領域（逆導電型の拡散領域） １１ 拡散領域（電子緩和領域） １２ 拡散領域（素子形成領域の拡散領域）
Claims (2)
- 【請求項１】 素子形成領域を分離する酸化膜を半導体
基板上に有するものであって、前記酸化膜の下側に、前
記素子形成領域の拡散領域と逆の導電型の拡散領域を形
成し、前記素子形成領域の拡散領域と前記逆導電型の拡
散領域との境界部分に、前記素子形成領域の拡散領域と
同じ導電型であって且つ濃度の低い電子緩和領域を形成
したことを特徴とする半導体装置。 - 【請求項２】 素子形成領域を分離する酸化膜を半導体
基板上に有する半導体装置の製造方法において、前記半
導体基板上に耐酸化マスク膜を形成する工程と、この耐
酸化マスク膜に開口部を形成して前記基板を露出させる
工程と、この開口部にサイドウォールスペーサを形成す
る工程と、このサイドウォールスペーサをマスクに前記
半導体基板にエッチングを施してエッチング領域を形成
する工程と、このエッチング領域に熱酸化膜を形成する
工程と、前記素子形成領域の拡散領域と逆の導電型の拡
散領域を、前記熱酸化膜の下側にイオン注入により形成
する工程と、前記サイドウォールスペーサを除去し、前
記素子形成領域の拡散領域と前記逆導電型の拡散領域と
の境界部分に、電解緩和領域をイオン注入により形成す
る工程とを行うことを特徴とした半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346631A JPH0621047A (ja) | 1992-05-08 | 1992-12-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494692 | 1992-05-08 | ||
| JP4-144946 | 1992-05-08 | ||
| JP4346631A JPH0621047A (ja) | 1992-05-08 | 1992-12-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621047A true JPH0621047A (ja) | 1994-01-28 |
Family
ID=26476215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346631A Pending JPH0621047A (ja) | 1992-05-08 | 1992-12-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172062A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| KR100337073B1 (ko) * | 1994-10-04 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자간의격리방법 |
| JP2010503212A (ja) * | 2006-09-01 | 2010-01-28 | イーストマン コダック カンパニー | シャロウ・トレンチ・アイソレーション角部の注入領域 |
-
1992
- 1992-12-25 JP JP4346631A patent/JPH0621047A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337073B1 (ko) * | 1994-10-04 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자간의격리방법 |
| JPH09172062A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| JP2010503212A (ja) * | 2006-09-01 | 2010-01-28 | イーストマン コダック カンパニー | シャロウ・トレンチ・アイソレーション角部の注入領域 |
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