JPH0621069A - 半導体装置 - Google Patents
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- JPH0621069A JPH0621069A JP4176517A JP17651792A JPH0621069A JP H0621069 A JPH0621069 A JP H0621069A JP 4176517 A JP4176517 A JP 4176517A JP 17651792 A JP17651792 A JP 17651792A JP H0621069 A JPH0621069 A JP H0621069A
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Abstract
(57)【要約】
【構成】半導体基板内に設けた第１導電型の第１領域
と、該第１領域内に設けた第２導電型を有する第２領域
と、該第２領域内に設けた上記第１導電型の第３領域を
有し、該第２領域は上記第３領域に接する部分よりも上
記第三領域に接しない部分が薄く形成され、さらに該第
１領域の上記第３領域より遠い部分が上記第３領域に近
い部分よりも薄く形成される。 【効果】ベース領域３および低濃度コレクタ領域が、エ
ミッタ領域２の周辺部において厚くならないため、トラ
ンジスタが高電流動作状態になり、コレクタ電流がエミ
ッタ領域２周辺部に集中した場合にも、ベース走行距離
は変化しない。その結果、トランジスタが高電流動作状
態における遮断周波数の低下が低減される。
と、該第１領域内に設けた第２導電型を有する第２領域
と、該第２領域内に設けた上記第１導電型の第３領域を
有し、該第２領域は上記第３領域に接する部分よりも上
記第三領域に接しない部分が薄く形成され、さらに該第
１領域の上記第３領域より遠い部分が上記第３領域に近
い部分よりも薄く形成される。 【効果】ベース領域３および低濃度コレクタ領域が、エ
ミッタ領域２の周辺部において厚くならないため、トラ
ンジスタが高電流動作状態になり、コレクタ電流がエミ
ッタ領域２周辺部に集中した場合にも、ベース走行距離
は変化しない。その結果、トランジスタが高電流動作状
態における遮断周波数の低下が低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
高速動作に適したバイポーラトランジスタに関する。
高速動作に適したバイポーラトランジスタに関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタの構造の
一例を図２に示す。図２において記号１０はｎ型多結晶
シリコン膜、１１はｎ型エミッタ領域、１２はｐ型ベー
ス領域、１３はｎ型低濃度コレクタ領域、１４はシリコ
ン酸化膜、１５はｐ型多結晶シリコン膜、１６はシリコ
ン酸化膜、１７はｎ型高濃度コレクタ領域、１８はｐ型
シリコン基板をそれぞれ表わす。
一例を図２に示す。図２において記号１０はｎ型多結晶
シリコン膜、１１はｎ型エミッタ領域、１２はｐ型ベー
ス領域、１３はｎ型低濃度コレクタ領域、１４はシリコ
ン酸化膜、１５はｐ型多結晶シリコン膜、１６はシリコ
ン酸化膜、１７はｎ型高濃度コレクタ領域、１８はｐ型
シリコン基板をそれぞれ表わす。
【０００３】上記構造を有する従来のバイポーラトラン
ジスタにおいては、ｐ型ベース領域１２とｎ型低濃度コ
レクタ領域１３およびｎ型低濃度コレクタ領域１３と高
濃度コレクタ領域１７の接合面が平坦であり、ｎ型エミ
ッタ領域１１の直下でのｐ型ベース領域１２に比較し
て、このエミッタ領域１１の直下以外のｐ型ベース領域
１２が厚くなっていた。なお、このような構造を有する
バイポーラトランジスタは、例えば、アイ・イー・イー
・イー・トランザクション・オン・エレクトロン・デバ
イセズ・イー・ディー・３４．ナンバー１１（１９８
７）第２２４６頁から第２２５４頁（ＩＥＥＥ，Tran
s．Electron Dev，ＥＤ−３４，No１１ (1987)ｐｐ２２
４６−２２５４）に示されている。
ジスタにおいては、ｐ型ベース領域１２とｎ型低濃度コ
レクタ領域１３およびｎ型低濃度コレクタ領域１３と高
濃度コレクタ領域１７の接合面が平坦であり、ｎ型エミ
ッタ領域１１の直下でのｐ型ベース領域１２に比較し
て、このエミッタ領域１１の直下以外のｐ型ベース領域
１２が厚くなっていた。なお、このような構造を有する
バイポーラトランジスタは、例えば、アイ・イー・イー
・イー・トランザクション・オン・エレクトロン・デバ
イセズ・イー・ディー・３４．ナンバー１１（１９８
７）第２２４６頁から第２２５４頁（ＩＥＥＥ，Tran
s．Electron Dev，ＥＤ−３４，No１１ (1987)ｐｐ２２
４６−２２５４）に示されている。
【０００４】
【発明が解決しようとする課題】上記従来技術において
は、エミッタ領域１１の周辺部が曲面をなしているため
に、ベース領域１２および低濃度コレクタ領域１３の厚
さは、エミッタ周辺部の下の方が、エミッタ中心部直下
に比較して厚い。このためエミッタ周辺部を通過しコレ
クタに流れるキャリアは、エミッタの中心を通過しコレ
クタに流れるキャリアに比較して、ベースおよび低濃度
コレクタ領域の走行距離が長くなる。キャリアの走行距
離の増加は、トランジスタの遮断周波数の低下を招く。
トランジスタを高電流密度で動作させると、電流がエミ
ッタ周辺部に集中するため、トランジスタ動作速度が低
下する。
は、エミッタ領域１１の周辺部が曲面をなしているため
に、ベース領域１２および低濃度コレクタ領域１３の厚
さは、エミッタ周辺部の下の方が、エミッタ中心部直下
に比較して厚い。このためエミッタ周辺部を通過しコレ
クタに流れるキャリアは、エミッタの中心を通過しコレ
クタに流れるキャリアに比較して、ベースおよび低濃度
コレクタ領域の走行距離が長くなる。キャリアの走行距
離の増加は、トランジスタの遮断周波数の低下を招く。
トランジスタを高電流密度で動作させると、電流がエミ
ッタ周辺部に集中するため、トランジスタ動作速度が低
下する。
【０００５】本発明の目的は、上記従来の問題を解決
し、高速動作の可能なバイポーラトランジスタを提供す
ることにある。
し、高速動作の可能なバイポーラトランジスタを提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、エミッタ領域周辺部において、ベース領
域及び低濃度コレクタ領域を浅く形成する。
に、本発明は、エミッタ領域周辺部において、ベース領
域及び低濃度コレクタ領域を浅く形成する。
【０００７】
【作用】本発明の一例を図１に示す。図１において１は
ｎ型多結晶シリコン膜、２はｎ型エミッタ領域、３はｐ
型ベース領域、４は低濃度ｎ型コレクタ領域、５はシリ
コン酸化膜、６はｐ型多結晶シリコン膜、７はシリコン
酸化膜、８はｎ型高濃度コレクタ領域、９はｐ型シリコ
ン基板を、それぞれ表わす。図１から明らかなように、
ベース領域３と低濃度コレクタ領域４および低濃度コレ
クタ領域４と高濃度コレクタ領域８の接合面が平坦でな
く、ベース領域３および低濃度コレクタ領域４の深さ
を、エミッタ直下以外の部分で浅くした。従って、トラ
ンジスタが高電流動作状態になり、コレクタ電流がエミ
ッタ領域２周辺部に集中した場合でも、ベース走行距離
は変化しない。その結果、高電流動作状態における遮断
周波数の低下が低減される。
ｎ型多結晶シリコン膜、２はｎ型エミッタ領域、３はｐ
型ベース領域、４は低濃度ｎ型コレクタ領域、５はシリ
コン酸化膜、６はｐ型多結晶シリコン膜、７はシリコン
酸化膜、８はｎ型高濃度コレクタ領域、９はｐ型シリコ
ン基板を、それぞれ表わす。図１から明らかなように、
ベース領域３と低濃度コレクタ領域４および低濃度コレ
クタ領域４と高濃度コレクタ領域８の接合面が平坦でな
く、ベース領域３および低濃度コレクタ領域４の深さ
を、エミッタ直下以外の部分で浅くした。従って、トラ
ンジスタが高電流動作状態になり、コレクタ電流がエミ
ッタ領域２周辺部に集中した場合でも、ベース走行距離
は変化しない。その結果、高電流動作状態における遮断
周波数の低下が低減される。
【０００８】
【実施例】図３〜図６は、本発明の第１の実施例を示す
工程図である。始めに、図３に示すように、ｐ型シリコ
ン基板９の表面に高濃度ｎ型領域８を１２００℃４５分
でのアンチモン拡散、またはヒ素もしくはアンチモンの
イオン打ち込み、およびそれに続く窒素雰囲気中でのア
ニールにより形成し、さらに低濃度のエピタキシャル層
４を、周知のエピタキシャル成長法によって形成する。
上記エピタキシャル層の表面に、１０００℃，４０分の
ドライ酸化法によってシリコン酸化膜１９を形成し、Ｓ
ｉＨ4 とＮＨ3 の混合ガスによってシリコン窒化膜２０
を、ＳｉＨ4とＯ2 を高温処理することによってシリコ
ン酸化膜２１を、それぞれ堆積させる。
工程図である。始めに、図３に示すように、ｐ型シリコ
ン基板９の表面に高濃度ｎ型領域８を１２００℃４５分
でのアンチモン拡散、またはヒ素もしくはアンチモンの
イオン打ち込み、およびそれに続く窒素雰囲気中でのア
ニールにより形成し、さらに低濃度のエピタキシャル層
４を、周知のエピタキシャル成長法によって形成する。
上記エピタキシャル層の表面に、１０００℃，４０分の
ドライ酸化法によってシリコン酸化膜１９を形成し、Ｓ
ｉＨ4 とＮＨ3 の混合ガスによってシリコン窒化膜２０
を、ＳｉＨ4とＯ2 を高温処理することによってシリコ
ン酸化膜２１を、それぞれ堆積させる。
【０００９】次に上記シリコン酸化膜１９，シリコン窒
化膜２０，シリコン酸化膜２１の不要部分を、異方性ド
ライエッチング法を用いて除去する。シリコン窒化膜を
全面に堆積した後、異方性ドライエッチングを行なっ
て、平面部上の上記シリコン窒化膜を除去し、上記シリ
コン酸化膜１９，シリコン窒化膜２０，シリコン酸化膜
２１の側壁上にシリコン窒化膜２２を残す。この後、エ
ピタキシャル層４を異方性のドライエッチングによって
除去し凸部を形成する。次に、シリコン窒化膜を全面に
堆積し、異方性ドライエッチングを行なって、平面部上
の上記シリコン窒化膜を除去し、上記凸部の側壁上にシ
リコン窒化膜２３を残す。
化膜２０，シリコン酸化膜２１の不要部分を、異方性ド
ライエッチング法を用いて除去する。シリコン窒化膜を
全面に堆積した後、異方性ドライエッチングを行なっ
て、平面部上の上記シリコン窒化膜を除去し、上記シリ
コン酸化膜１９，シリコン窒化膜２０，シリコン酸化膜
２１の側壁上にシリコン窒化膜２２を残す。この後、エ
ピタキシャル層４を異方性のドライエッチングによって
除去し凸部を形成する。次に、シリコン窒化膜を全面に
堆積し、異方性ドライエッチングを行なって、平面部上
の上記シリコン窒化膜を除去し、上記凸部の側壁上にシ
リコン窒化膜２３を残す。
【００１０】続いて図４に示すように、コレクタ層８の
露出された表面を、７気圧，1000℃，１５分の高圧酸化
法により酸化してシリコン酸化膜７を形成した後、１６
０℃の熱リン酸によりシリコン窒化膜２２およびシリコ
ン窒化膜２３を除去する。イオン打ち込み方によりｎ型
の不純物を注入し、低濃度エピタキシャル領域４周辺部
を高濃度化する。
露出された表面を、７気圧，1000℃，１５分の高圧酸化
法により酸化してシリコン酸化膜７を形成した後、１６
０℃の熱リン酸によりシリコン窒化膜２２およびシリコ
ン窒化膜２３を除去する。イオン打ち込み方によりｎ型
の不純物を注入し、低濃度エピタキシャル領域４周辺部
を高濃度化する。
【００１１】次に図５に示すように多結晶シリコン膜６
を全面に堆積し、この多結晶シリコン膜６中に、イオン
打ち込み方によりボロンを導入し、ｐ型化させる、上記
凸部上の多結晶シリコン膜６を除去した後、多結晶シリ
コン膜６を酸化しシリコン酸化膜２４を形成する。シリ
コン酸化膜１９，シリコン窒化膜２０，シリコン酸化膜
２１を除去して、上記低濃度エピタキシャル層４の表面
を露出させる。低濃度エピタキシャル層４の表面に、ボ
ロンのイオン打ち込みによって、ｐ型ベース領域３を浅
く形成する。このときベース領域３の深さは、後述する
エミッタ領域の深さより浅く形成する。
を全面に堆積し、この多結晶シリコン膜６中に、イオン
打ち込み方によりボロンを導入し、ｐ型化させる、上記
凸部上の多結晶シリコン膜６を除去した後、多結晶シリ
コン膜６を酸化しシリコン酸化膜２４を形成する。シリ
コン酸化膜１９，シリコン窒化膜２０，シリコン酸化膜
２１を除去して、上記低濃度エピタキシャル層４の表面
を露出させる。低濃度エピタキシャル層４の表面に、ボ
ロンのイオン打ち込みによって、ｐ型ベース領域３を浅
く形成する。このときベース領域３の深さは、後述する
エミッタ領域の深さより浅く形成する。
【００１２】次に図６に示すように、シリコン酸化膜５
を全面に堆積する。異方性ドライエッチングを用いて、
シリコン酸化膜５に開口部を形成した後、このシリコン
酸化膜５をマスクとして、エピタキシャル層４表面の中
央部にのみ、前述したボロン打ち込みより高いエネルギ
ーでボロンのイオン打ち込みを行なった後、熱拡散を行
ない、凸部中央部が深く形成されたｐ型ベース領域３を
形成する。次いで図１のようにヒ素もしくはリンをドー
ピングしたｎ型多結晶シリコン膜を堆積させる。その後
熱処理を行い、高濃度ｎ型エミッタ領域２を形成する。
を全面に堆積する。異方性ドライエッチングを用いて、
シリコン酸化膜５に開口部を形成した後、このシリコン
酸化膜５をマスクとして、エピタキシャル層４表面の中
央部にのみ、前述したボロン打ち込みより高いエネルギ
ーでボロンのイオン打ち込みを行なった後、熱拡散を行
ない、凸部中央部が深く形成されたｐ型ベース領域３を
形成する。次いで図１のようにヒ素もしくはリンをドー
ピングしたｎ型多結晶シリコン膜を堆積させる。その後
熱処理を行い、高濃度ｎ型エミッタ領域２を形成する。
【００１３】本実施例では、ベース領域および低濃度コ
レクタ領域の深さが一様ではなく、エミッタ領域下以外
の部分が浅くなっているために、トランジスタが高電流
動作状態になり、電流がエミッタ周辺部に集中しても、
キャリアのベース走行時間が増加しないために、高電流
動作状態での遮断周波数の劣化が、従来の２０％改善さ
れた。
レクタ領域の深さが一様ではなく、エミッタ領域下以外
の部分が浅くなっているために、トランジスタが高電流
動作状態になり、電流がエミッタ周辺部に集中しても、
キャリアのベース走行時間が増加しないために、高電流
動作状態での遮断周波数の劣化が、従来の２０％改善さ
れた。
【００１４】図７〜図１０は第２の実施例を示す工程図
である。始めに、図７に示すように、ｐ型シリコン基板
２５の表面に高濃度コレクタ領域２６を１２００℃４５
分でのアンチモン拡散、またはヒ素もしくはアンチモン
のイオン打ち込み、およびそれに続く窒素雰囲気中での
アニールにより形成し、さらに低濃度のエピタキシャル
層２７を、周知のエピタキシャル成長法によって形成す
る。上記エピタキシャル層の表面に、１０００℃，４０
分のドライ酸化法によってシリコン酸化膜３０を形成
し、ＳｉＨ4 とＮＨ3 の混合ガスによってシリコン窒化
膜３１を、それぞれ堆積させる。次に上記シリコン酸化
膜３０，シリコン窒化膜３１、および低濃度エピタキシ
ャル層２７の不要部分を、異方性ドライエッチング法を
用いて除去し、凸部を形成する。続いて、高濃度コレク
タ層２６の露出された表面を、７気圧，１０００℃，１
５分の高圧酸化法により酸化してシリコン酸化膜２９を
形成する。次に低濃度エピタキシャル層の凸部中央にレ
ジスト膜３２を形成し、ヒ素もしくはアンチモンのイオ
ン打ち込みとそれに続くアニールを行い、低濃度エピタ
キシャル層の凸部周辺部のみを高濃度化する。次に、低
濃度エピタキシャル層２７の表面に、ボロンのイオン打
ち込みによって、ｐ型ベース領域２８を浅く形成する。
である。始めに、図７に示すように、ｐ型シリコン基板
２５の表面に高濃度コレクタ領域２６を１２００℃４５
分でのアンチモン拡散、またはヒ素もしくはアンチモン
のイオン打ち込み、およびそれに続く窒素雰囲気中での
アニールにより形成し、さらに低濃度のエピタキシャル
層２７を、周知のエピタキシャル成長法によって形成す
る。上記エピタキシャル層の表面に、１０００℃，４０
分のドライ酸化法によってシリコン酸化膜３０を形成
し、ＳｉＨ4 とＮＨ3 の混合ガスによってシリコン窒化
膜３１を、それぞれ堆積させる。次に上記シリコン酸化
膜３０，シリコン窒化膜３１、および低濃度エピタキシ
ャル層２７の不要部分を、異方性ドライエッチング法を
用いて除去し、凸部を形成する。続いて、高濃度コレク
タ層２６の露出された表面を、７気圧，１０００℃，１
５分の高圧酸化法により酸化してシリコン酸化膜２９を
形成する。次に低濃度エピタキシャル層の凸部中央にレ
ジスト膜３２を形成し、ヒ素もしくはアンチモンのイオ
ン打ち込みとそれに続くアニールを行い、低濃度エピタ
キシャル層の凸部周辺部のみを高濃度化する。次に、低
濃度エピタキシャル層２７の表面に、ボロンのイオン打
ち込みによって、ｐ型ベース領域２８を浅く形成する。
【００１５】図８に示すように多結晶シリコン膜３３を
全面に堆積し、この多結晶シリコン膜３３中に、イオン
打ち込み方によりボロンを導入し、ｐ型化させる。そし
て異方性ドライエッチングを用いて、多結晶シリコン膜
３３に開口部を形成した後、酸化を行ないシリコン酸化
膜３４を形成する。
全面に堆積し、この多結晶シリコン膜３３中に、イオン
打ち込み方によりボロンを導入し、ｐ型化させる。そし
て異方性ドライエッチングを用いて、多結晶シリコン膜
３３に開口部を形成した後、酸化を行ないシリコン酸化
膜３４を形成する。
【００１６】図９に示したように、ウェットエッチング
法を用いてシリコン窒化膜３１，シリコン酸化膜３０を
除去する。次にシリコン酸化膜３４をマスクとして、エ
ピタキシャル層２７表面の中央部にのみ、図７で行なっ
たイオン打ち込みより高いエネルギーでボロンのイオン
打ち込みを行なった後、熱拡散を行ない、凸部中央部が
深く形成されたｐ型ベース領域２８を形成する。
法を用いてシリコン窒化膜３１，シリコン酸化膜３０を
除去する。次にシリコン酸化膜３４をマスクとして、エ
ピタキシャル層２７表面の中央部にのみ、図７で行なっ
たイオン打ち込みより高いエネルギーでボロンのイオン
打ち込みを行なった後、熱拡散を行ない、凸部中央部が
深く形成されたｐ型ベース領域２８を形成する。
【００１７】図１０に示したように、酸化膜３４の開口
部にｎ型多結晶シリコン３５を堆積させる。この後、熱
処理を行い、ｎ型エミッタ領域３６を形成する。
部にｎ型多結晶シリコン３５を堆積させる。この後、熱
処理を行い、ｎ型エミッタ領域３６を形成する。
【００１８】本実施例は、実施例１に比較しベース抵抗
を低減し、かつエミッタ周辺部におけるキャリアのベー
ス走行距離の増加を防止した半導体装置の例である。
を低減し、かつエミッタ周辺部におけるキャリアのベー
ス走行距離の増加を防止した半導体装置の例である。
【００１９】図１１〜図１４は第３の実施例を示す工程
図である。始めに図１１に示すように、ｐ型シリコン基
板３７の表面に高濃度ｎ型領域３８を１２００℃４５分
のアンチモン拡散、又はヒ素もしくはアンチモンのイオ
ン打ち込み、およびそれに続く窒素雰囲気中でのアニー
ルにより形成、さらに低濃度のエピタキシャル層３９
を、周知のエピタキシャル成長法によって形成する。上
記エピタキシャル層の表面に、ドライ酸化法によってシ
リコン酸化膜４０を形成し、ＳｉＨ4 とＮＨ3 の混合ガ
スによってシリコン窒化膜４１を堆積させる。
図である。始めに図１１に示すように、ｐ型シリコン基
板３７の表面に高濃度ｎ型領域３８を１２００℃４５分
のアンチモン拡散、又はヒ素もしくはアンチモンのイオ
ン打ち込み、およびそれに続く窒素雰囲気中でのアニー
ルにより形成、さらに低濃度のエピタキシャル層３９
を、周知のエピタキシャル成長法によって形成する。上
記エピタキシャル層の表面に、ドライ酸化法によってシ
リコン酸化膜４０を形成し、ＳｉＨ4 とＮＨ3 の混合ガ
スによってシリコン窒化膜４１を堆積させる。
【００２０】次に図１２に示すように、上記シリコン窒
化膜４１、シリコン酸化膜４０および低濃度エピタキシ
ャル層３９の不要部分をドライエッチング法によって除
去した後、１０００℃の高圧酸化を行ないシリコン酸化
膜４２を形成する。
化膜４１、シリコン酸化膜４０および低濃度エピタキシ
ャル層３９の不要部分をドライエッチング法によって除
去した後、１０００℃の高圧酸化を行ないシリコン酸化
膜４２を形成する。
【００２１】図１３に示すように、上記シリコン窒化膜
４１を１６０℃の熱リン酸によって除去する。次にヒ素
もしくはアンチモンのイオン打ち込みとそれに続くアニ
ールを行い、凸部周辺部の低濃度エピタキシャル層のみ
を高濃度化する。そしてボロンのイオン打ち込み、ある
いはＢＮ拡散法により、エピタキシャル層３９の表面
に、ｐ型ベース領域４４を形成する。ＰＳＧ膜４３をＣ
ＶＤ法により堆積した後、異方性ドライエッチングを用
いて、ＰＳＧ膜に開口部を設ける。
４１を１６０℃の熱リン酸によって除去する。次にヒ素
もしくはアンチモンのイオン打ち込みとそれに続くアニ
ールを行い、凸部周辺部の低濃度エピタキシャル層のみ
を高濃度化する。そしてボロンのイオン打ち込み、ある
いはＢＮ拡散法により、エピタキシャル層３９の表面
に、ｐ型ベース領域４４を形成する。ＰＳＧ膜４３をＣ
ＶＤ法により堆積した後、異方性ドライエッチングを用
いて、ＰＳＧ膜に開口部を設ける。
【００２２】図１４に示すように、ＰＳＧ膜４３をマス
クとして、開口部下のエピタキシャル層３９にイオンの
打ち込みを行なった後、熱拡散を行ない、開口部直下が
深く形成されたｐ型ベース領域４４を形成する。ヒ素も
しくはリンのイオン打ち込みを行ない、熱処理を行なっ
て高濃度ｎ型エミッタ領域４５を形成する。異方性ドラ
イエッチングを用いてＰＳＧ膜に開口部を設ける。全面
にアルミを堆積した後に、不要部分を除去し、エミッタ
電極４６およびベース電極４７を形成する。
クとして、開口部下のエピタキシャル層３９にイオンの
打ち込みを行なった後、熱拡散を行ない、開口部直下が
深く形成されたｐ型ベース領域４４を形成する。ヒ素も
しくはリンのイオン打ち込みを行ない、熱処理を行なっ
て高濃度ｎ型エミッタ領域４５を形成する。異方性ドラ
イエッチングを用いてＰＳＧ膜に開口部を設ける。全面
にアルミを堆積した後に、不要部分を除去し、エミッタ
電極４６およびベース電極４７を形成する。
【００２３】本実施例は、周知のアイソプレーナ型バイ
ポーラ・トランジスタのベース領域および低濃度コレク
タ領域形成を、第１の実施例において述べた形成法を用
いて形成し、エミッタ周辺部におけるキャリアの走行距
離の増加を防止した。
ポーラ・トランジスタのベース領域および低濃度コレク
タ領域形成を、第１の実施例において述べた形成法を用
いて形成し、エミッタ周辺部におけるキャリアの走行距
離の増加を防止した。
【００２４】図１５〜図１７は第４の実施例を示す工程
図である。実施例１と同様の工程を行ない、凸部にエピ
タキシャル層を露出する。その後に、図１５に示すよう
に、低濃度エピタキシャル層の表面に、ボロンのイオン
打ち込みを行う。次に凸部中央部にレジスト膜５３を形
成した後、前述したイオン打ち込みより高いエネルギー
でボロンのイオン打ち込みを凸部周辺部に行なうことに
よって、ｐ型ベース領域５１を形成する。このとき、凸
部中央部のベース領域５１の深さは、後述するエミッタ
領域よりも浅く形成する。
図である。実施例１と同様の工程を行ない、凸部にエピ
タキシャル層を露出する。その後に、図１５に示すよう
に、低濃度エピタキシャル層の表面に、ボロンのイオン
打ち込みを行う。次に凸部中央部にレジスト膜５３を形
成した後、前述したイオン打ち込みより高いエネルギー
でボロンのイオン打ち込みを凸部周辺部に行なうことに
よって、ｐ型ベース領域５１を形成する。このとき、凸
部中央部のベース領域５１の深さは、後述するエミッタ
領域よりも浅く形成する。
【００２５】次に図１６に示すように、多結晶シリコン
膜５４を全面に堆積し、この多結晶シリコン膜５４中
に、イオン打ち込み法によりヒ素もしくはリンを導入
し、ｎ型化させる。さらに実施例２と同様の工程によっ
て、開口部を有する多結晶シリコン膜５４とシリコン酸
化膜５５を形成する。次にヒ素もしくはアンチモンのイ
オン打ち込みとそれに続くアニールを行い、凸部中央部
の低濃度エピタキシャル層のみを高濃度化する。このと
きにエミッタ領域５６が形成される。
膜５４を全面に堆積し、この多結晶シリコン膜５４中
に、イオン打ち込み法によりヒ素もしくはリンを導入
し、ｎ型化させる。さらに実施例２と同様の工程によっ
て、開口部を有する多結晶シリコン膜５４とシリコン酸
化膜５５を形成する。次にヒ素もしくはアンチモンのイ
オン打ち込みとそれに続くアニールを行い、凸部中央部
の低濃度エピタキシャル層のみを高濃度化する。このと
きにエミッタ領域５６が形成される。
【００２６】図１７に示したように、シリコン酸化膜５
５の開口部に多結晶シリコン膜５８を堆積し、この多結
晶シリコン膜５８にボロンを導入し、ｐ型化させる。こ
の後９００℃のアニールを行なうことによって、グラフ
ト・ベース領域５７を形成する。
５の開口部に多結晶シリコン膜５８を堆積し、この多結
晶シリコン膜５８にボロンを導入し、ｐ型化させる。こ
の後９００℃のアニールを行なうことによって、グラフ
ト・ベース領域５７を形成する。
【００２７】本実施例は、ダブルエミッタ構造のトラン
ジスタにおいて、エミッタ周辺部におけるキャリアの走
行距離の増加を防止した半導体装置の例であり、実施例
１に比較してベース抵抗及びエミッタ抵抗を低減した。
ジスタにおいて、エミッタ周辺部におけるキャリアの走
行距離の増加を防止した半導体装置の例であり、実施例
１に比較してベース抵抗及びエミッタ抵抗を低減した。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
トランジスタのコレクタ電流がエミッタ周辺部に集中し
た場合でも、ベースおよび低濃度コレクタ中のキャリア
の走行距離の増加を効果的に防止できるので、遮断周波
数の劣化が減少し、動作速度が向上した。
トランジスタのコレクタ電流がエミッタ周辺部に集中し
た場合でも、ベースおよび低濃度コレクタ中のキャリア
の走行距離の増加を効果的に防止できるので、遮断周波
数の劣化が減少し、動作速度が向上した。
【図１】本発明の第１の実施例を示す半導体装置の断面
図。
図。
【図２】従来例のバイポーラ・トランジスタの断面図。
【図３】第１の実施例を説明するための工程を示す断面
図。
図。
【図４】第１の実施例を説明するための工程を示す断面
図。
図。
【図５】第１の実施例を説明するための工程を示す断面
図。
図。
【図６】第１の実施例を説明するための工程を示す断面
図。
図。
【図７】第２の実施例を説明するための工程を示す断面
図。
図。
【図８】第２の実施例を説明するための工程を示す断面
図。
図。
【図９】第２の実施例を説明するための工程を示す断面
図。
図。
【図１０】第２の実施例を説明するための工程を示す断
面図。
面図。
【図１１】第３の実施例を説明するための工程を示す断
面図。
面図。
【図１２】第３の実施例を説明するための工程を示す断
面図。
面図。
【図１３】第３の実施例を説明するための工程を示す断
面図。
面図。
【図１４】第３の実施例を説明するための工程を示す断
面図。
面図。
【図１５】第４の実施例を説明するための工程を示す断
面図。
面図。
【図１６】第４の実施例を説明するための工程を示す断
面図。
面図。
【図１７】第４の実施例を説明するための工程を示す断
面図。
面図。
１…多結晶シリコン膜、２…エミッタ領域、３…ベース
領域、４…低濃度コレクタ領域、５…シリコン酸化膜、
６…多結晶シリコン膜、７…シリコン酸化膜、８…高濃
度コレクタ領域、９…シリコン基板、１０…多結晶シリ
コン膜、１１…エミッタ領域、１２…ベース領域、１３
…低濃度コレクタ領域、１４…シリコン酸化膜、１５…
多結晶シリコン膜、１６…シリコン酸化膜、１７…高濃
度コレクタ領域、１８…シリコン基板、１９…シリコン
酸化膜、２０…シリコン窒化膜、２１…シリコン酸化
膜、２２…シリコン窒化膜、２３…シリコン窒化膜、２
４…シリコン酸化膜、２５…シリコン基板、２６…高濃
度コレクタ領域、２７…低濃度エピタキシャル領域、２
８…ベース領域、２９…シリコン酸化膜、３０…シリコ
ン酸化膜、３１…シリコン窒化膜、３２…レジスト膜、
３３…多結晶シリコン膜、３４…シリコン酸化膜、３５
…多結晶シリコン膜、３６…エミッタ領域、３７…シリ
コン基板、３８…高濃度コレクタ領域、３９…低濃度エ
ピタキシャル領域、４０…シリコン酸化膜、４１…シリ
コン窒化膜、４２…シリコン酸化膜、４３…ＰＳＧ膜、
４４…ベース領域、４５…エミッタ領域、４６…アルミ
電極、４７…アルミ電極、４８…シリコン基板、４９…
高濃度コレクタ領域、５０…低濃度エピタキシャル領
域、５１…ベース領域、５２…シリコン酸化膜、５３…
レジスト膜、５４…多結晶シリコン膜、５５…シリコン
酸化膜、５６…エミッタ領域、５７…グラフトベース領
域、５８…多結晶シリコン膜。
領域、４…低濃度コレクタ領域、５…シリコン酸化膜、
６…多結晶シリコン膜、７…シリコン酸化膜、８…高濃
度コレクタ領域、９…シリコン基板、１０…多結晶シリ
コン膜、１１…エミッタ領域、１２…ベース領域、１３
…低濃度コレクタ領域、１４…シリコン酸化膜、１５…
多結晶シリコン膜、１６…シリコン酸化膜、１７…高濃
度コレクタ領域、１８…シリコン基板、１９…シリコン
酸化膜、２０…シリコン窒化膜、２１…シリコン酸化
膜、２２…シリコン窒化膜、２３…シリコン窒化膜、２
４…シリコン酸化膜、２５…シリコン基板、２６…高濃
度コレクタ領域、２７…低濃度エピタキシャル領域、２
８…ベース領域、２９…シリコン酸化膜、３０…シリコ
ン酸化膜、３１…シリコン窒化膜、３２…レジスト膜、
３３…多結晶シリコン膜、３４…シリコン酸化膜、３５
…多結晶シリコン膜、３６…エミッタ領域、３７…シリ
コン基板、３８…高濃度コレクタ領域、３９…低濃度エ
ピタキシャル領域、４０…シリコン酸化膜、４１…シリ
コン窒化膜、４２…シリコン酸化膜、４３…ＰＳＧ膜、
４４…ベース領域、４５…エミッタ領域、４６…アルミ
電極、４７…アルミ電極、４８…シリコン基板、４９…
高濃度コレクタ領域、５０…低濃度エピタキシャル領
域、５１…ベース領域、５２…シリコン酸化膜、５３…
レジスト膜、５４…多結晶シリコン膜、５５…シリコン
酸化膜、５６…エミッタ領域、５７…グラフトベース領
域、５８…多結晶シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾内 享裕 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】半導体基板内に設けた第１導電型の第１領
域と、該第１領域内に設けた第２導電型を有する第２領
域と、該第２領域内に設けた上記第１導電型の第３領域
を有し、該第２領域は上記第３領域に接する部分よりも
上記第三領域に接しない部分が薄く形成され、さらに該
第１領域の上記第３領域より遠い部分が上記第３領域に
近い部分よりも薄く形成されることを特徴とする半導体
装置。 - 【請求項２】請求項１記載の半導体装置において、該第
１領域，第２領域及び第３領域は、それぞれバイポーラ
・トランジスタのコレクタ，ベースおよびエミッタであ
ることを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、該第
２領域と第３領域の薄く形成される部分と該第１領域か
らの距離が、ほぼ均一となることを特徴とする半導体装
置。 - 【請求項４】請求項１から３記載の半導体装置におい
て、第１導電型および第２導電型は、それぞれｐ型およ
びｎ型であることを特徴とする半導体装置。 - 【請求項５】請求項１から３記載の半導体装置におい
て、第１導電型および第２導電型は、それぞれｎ型およ
びｐ型であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176517A JPH0621069A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176517A JPH0621069A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621069A true JPH0621069A (ja) | 1994-01-28 |
Family
ID=16015012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176517A Pending JPH0621069A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283234A (ja) * | 1994-04-13 | 1995-10-27 | Trw Inc | 高速性能用の二重エピタキシーヘテロ接合バイポーラトランジスタ |
| WO2009081867A1 (ja) * | 2007-12-20 | 2009-07-02 | Asahi Kasei Emd Corporation | 半導体装置及び半導体装置の製造方法 |
-
1992
- 1992-07-03 JP JP4176517A patent/JPH0621069A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283234A (ja) * | 1994-04-13 | 1995-10-27 | Trw Inc | 高速性能用の二重エピタキシーヘテロ接合バイポーラトランジスタ |
| WO2009081867A1 (ja) * | 2007-12-20 | 2009-07-02 | Asahi Kasei Emd Corporation | 半導体装置及び半導体装置の製造方法 |
| JP5140092B2 (ja) * | 2007-12-20 | 2013-02-06 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US8569866B2 (en) | 2007-12-20 | 2013-10-29 | Asahi Kasei Microdevices Corporation | Hybrid-integrated lateral bipolar transistor and CMOS transistor and method for manufacturing the same |
| US8772837B2 (en) | 2007-12-20 | 2014-07-08 | Asahi Kasei Microdevices Corporation | Semiconductor device comprising a lateral bipolar transistor |
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