JPH0621144A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621144A JPH0621144A JP17639692A JP17639692A JPH0621144A JP H0621144 A JPH0621144 A JP H0621144A JP 17639692 A JP17639692 A JP 17639692A JP 17639692 A JP17639692 A JP 17639692A JP H0621144 A JPH0621144 A JP H0621144A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- tape carrier
- semiconductor
- electrodes
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 229920005989 resin Polymers 0.000 claims abstract description 6
- 239000011347 resin Substances 0.000 claims abstract description 6
- 230000004927 fusion Effects 0.000 claims abstract 4
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 2
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000004634 thermosetting polymer Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【構成】テープキャリアに半導体素子を配設し、該半導
体素子に設けた多数の電極に、前記テープキャリアに設
けられたインナーリードの先端を圧熱融着等によりそれ
ぞれ接続し、しかる後に前記半導体素子及びリードの一
部を樹脂等で封止した半導体装置において、前記テープ
キャリアに設けられるインナーリードを、デバイスホー
ルの対向した辺より突出し、櫛羽状とする。また前記半
導体素子の電極を能動面上に、一列に配列する。 【効果】半導体素子の配線を最適化するため、半導体素
子上に電極を一列に配列することにより半導体素子の縮
小が可能となる。それと同時に、半導体素子の縮小化に
より、半導体素子製造時の１ウエハー上での取り個数が
増加し、コストダウンが可能となる。更にテープキャリ
アのインナーリードをデバイスホールの対向する辺より
突出させ、櫛羽状とすることにより高密度実装を可能と
する。
体素子に設けた多数の電極に、前記テープキャリアに設
けられたインナーリードの先端を圧熱融着等によりそれ
ぞれ接続し、しかる後に前記半導体素子及びリードの一
部を樹脂等で封止した半導体装置において、前記テープ
キャリアに設けられるインナーリードを、デバイスホー
ルの対向した辺より突出し、櫛羽状とする。また前記半
導体素子の電極を能動面上に、一列に配列する。 【効果】半導体素子の配線を最適化するため、半導体素
子上に電極を一列に配列することにより半導体素子の縮
小が可能となる。それと同時に、半導体素子の縮小化に
より、半導体素子製造時の１ウエハー上での取り個数が
増加し、コストダウンが可能となる。更にテープキャリ
アのインナーリードをデバイスホールの対向する辺より
突出させ、櫛羽状とすることにより高密度実装を可能と
する。
Description
【０００１】
【産業上の利用分野】本発明は、テープキャリアを用い
た半導体装置に係わり、特にテープキャリアの構造、半
導体素子の構造、及びテープキャリアと半導体素子との
実装構造に関するものである。
た半導体装置に係わり、特にテープキャリアの構造、半
導体素子の構造、及びテープキャリアと半導体素子との
実装構造に関するものである。
【０００２】
【従来の技術】半導体装置は、一般にリードフレームに
設けたダイパッドに半導体素子を取り付け、半導体チッ
プの外部電極とリードフレームの端子とをそれぞれワイ
ヤで接続し、これをエポキシ樹脂等の熱硬化樹脂でパッ
ケージした後、各端子を切断し製造している。
設けたダイパッドに半導体素子を取り付け、半導体チッ
プの外部電極とリードフレームの端子とをそれぞれワイ
ヤで接続し、これをエポキシ樹脂等の熱硬化樹脂でパッ
ケージした後、各端子を切断し製造している。
【０００３】しかし最近では電子機器の小型化、薄型化
に伴い、これに使用する半導体装置も高密度実装を行う
為、リードを微細化した、薄くかつ小型の半導体装置の
出現が望まれている。このような要求に答えるべく、テ
ープキャリアのデバイスホールに半導体装置を配設し半
導体素子の電極とテープキャリアに設けたリードのイン
ナリードとを直接接続し、これに液状樹脂（例えば、エ
ポキシ樹脂）からなる封止剤を印刷あるいはポッティン
グ、トランスファしてパッケージした方式の半導体装置
が使用されるようになった。
に伴い、これに使用する半導体装置も高密度実装を行う
為、リードを微細化した、薄くかつ小型の半導体装置の
出現が望まれている。このような要求に答えるべく、テ
ープキャリアのデバイスホールに半導体装置を配設し半
導体素子の電極とテープキャリアに設けたリードのイン
ナリードとを直接接続し、これに液状樹脂（例えば、エ
ポキシ樹脂）からなる封止剤を印刷あるいはポッティン
グ、トランスファしてパッケージした方式の半導体装置
が使用されるようになった。
【０００４】図５は、テープキャリアを用いた従来の半
導体装置を説明する為の平面図、図６は図５のＡ−Ａ@
線断面図、図７は同半導体装置の製造例を示す説明図で
ある。図において、１は長さ方向に等間隔に、後述半導
体素子６の表面積より大きい面積のデバイスホール２、
２、２、・・・が設けられた厚さ２５〜１２５μｍ程度
のテープキャリアである。３はテープキャリア１に設け
られた銅等の導電率の高い厚さ２５〜３５μｍ、幅３０
〜５００μｍ程度の金属箔からなる多数のリードで、そ
の一部はデバイスホール２内に突出して自由端となって
おり、インナリード４を形成している。５はテープキャ
リア１を搬送する為のスプロケット穴である。６は半導
体素子、７は半導体素子６に設けられた金の凸状電極で
ある。図７は、上記のようなテープキャリア１に半導体
素子を取り付ける装置の一例を示す説明図で、半導体素
子台８上に搭載された半導体素子６は、位置決めガイド
９により所定の位置に位置決めされる。一方、テープレ
ール１０にガイドされ、スプロケットにより紙面の垂直
方向に送られたテープキャリア１は、そのデバイスホー
ル２が半導体素子６上に達した位置で停止し、半導体素
子６に設けた多数の凸状電極７と、各リード３のインナ
リード４の先端とをそれぞれ整合させる。ついで４５０
度〜６００度程度に加熱されたボンディングツール１１
を下降させ各リード３を加圧し、所定の角度にフォーミ
ングして各インナリード４の先端をそれぞれ半導体素子
６の各凸状電極７に融着させ、接続する。次に、テープ
キャリア１を移動してそれぞれリード３を切断し、また
は、スキージ印刷、ポッティング、トランスファ等によ
り半導体素子６及びリード３の一部を液状の封止用樹脂
で封止した後リード３を切断して、半導体装置を製造す
る。
導体装置を説明する為の平面図、図６は図５のＡ−Ａ@
線断面図、図７は同半導体装置の製造例を示す説明図で
ある。図において、１は長さ方向に等間隔に、後述半導
体素子６の表面積より大きい面積のデバイスホール２、
２、２、・・・が設けられた厚さ２５〜１２５μｍ程度
のテープキャリアである。３はテープキャリア１に設け
られた銅等の導電率の高い厚さ２５〜３５μｍ、幅３０
〜５００μｍ程度の金属箔からなる多数のリードで、そ
の一部はデバイスホール２内に突出して自由端となって
おり、インナリード４を形成している。５はテープキャ
リア１を搬送する為のスプロケット穴である。６は半導
体素子、７は半導体素子６に設けられた金の凸状電極で
ある。図７は、上記のようなテープキャリア１に半導体
素子を取り付ける装置の一例を示す説明図で、半導体素
子台８上に搭載された半導体素子６は、位置決めガイド
９により所定の位置に位置決めされる。一方、テープレ
ール１０にガイドされ、スプロケットにより紙面の垂直
方向に送られたテープキャリア１は、そのデバイスホー
ル２が半導体素子６上に達した位置で停止し、半導体素
子６に設けた多数の凸状電極７と、各リード３のインナ
リード４の先端とをそれぞれ整合させる。ついで４５０
度〜６００度程度に加熱されたボンディングツール１１
を下降させ各リード３を加圧し、所定の角度にフォーミ
ングして各インナリード４の先端をそれぞれ半導体素子
６の各凸状電極７に融着させ、接続する。次に、テープ
キャリア１を移動してそれぞれリード３を切断し、また
は、スキージ印刷、ポッティング、トランスファ等によ
り半導体素子６及びリード３の一部を液状の封止用樹脂
で封止した後リード３を切断して、半導体装置を製造す
る。
【０００５】
【発明が解決しようとする課題】近年では半導体装置の
更なる軽薄短小化が要求されており、これを実現するに
は半導体素子自体の縮小化が必要不可欠である。しか
し、現状の技術では、図６で示すよう、半導体素子６の
電極７を実装上の制約から、半導体素子の外周（配線の
外側）へ配したものがほとんどであり、この電極のレイ
アウトを行うため、半導体素子の回路設計（配線の引き
回し）が限定されてしまい、半導体素子の縮小化が困難
である。また、前記半導体素子の外周より大きいデバイ
スホール２を有しているため、図６に示す距離Ｌを無駄
にしている。
更なる軽薄短小化が要求されており、これを実現するに
は半導体素子自体の縮小化が必要不可欠である。しか
し、現状の技術では、図６で示すよう、半導体素子６の
電極７を実装上の制約から、半導体素子の外周（配線の
外側）へ配したものがほとんどであり、この電極のレイ
アウトを行うため、半導体素子の回路設計（配線の引き
回し）が限定されてしまい、半導体素子の縮小化が困難
である。また、前記半導体素子の外周より大きいデバイ
スホール２を有しているため、図６に示す距離Ｌを無駄
にしている。
【０００６】本発明は上記のような問題点を解決すべく
なされたもので、半導体装置の縮小化、高密度化、コス
トダウンを目的としたものである。
なされたもので、半導体装置の縮小化、高密度化、コス
トダウンを目的としたものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子上の配線レイアウト効率を最適にするため、
電極の配列を半導体素子上に一列に並べ、更に前記電極
とテープキャリアとを接続するテープキャリアのインナ
ーリードは、デバイスホールの対向した辺より突出し、
櫛羽状とする手段をとる。
半導体素子上の配線レイアウト効率を最適にするため、
電極の配列を半導体素子上に一列に並べ、更に前記電極
とテープキャリアとを接続するテープキャリアのインナ
ーリードは、デバイスホールの対向した辺より突出し、
櫛羽状とする手段をとる。
【０００８】
【作用】本発明の上記の構成によれば、半導体素子の配
線を最適化するため、半導体素子上に電極を一列に配列
することにより半導体素子の縮小が可能となる。それと
同時に、半導体素子の縮小化により、半導体素子製造時
の１ウエハー上での取り個数が増加し、コストダウンが
可能となる。更にテープキャリアのインナーリードをデ
バイスホールの対向する辺より突出させ、櫛羽状とする
ことにより高密度実装を可能とする作用がある。
線を最適化するため、半導体素子上に電極を一列に配列
することにより半導体素子の縮小が可能となる。それと
同時に、半導体素子の縮小化により、半導体素子製造時
の１ウエハー上での取り個数が増加し、コストダウンが
可能となる。更にテープキャリアのインナーリードをデ
バイスホールの対向する辺より突出させ、櫛羽状とする
ことにより高密度実装を可能とする作用がある。
【０００９】
【実施例】以下、実施例により本発明の詳細を示す。
【００１０】図１は、本発明の一実施例を示すテープキ
ャリアの平面図である。図において１はテープキャリ
ア、２はテープキャリアに設けられたデバイスホール、
３はテープキャリアに設けられたリード、４は例えば、
幅３０μｍ のデバイスホール２より突出したインナー
リードである。この時、デバイスホール２より突出する
インナーリード４はデバイスホール２の対向する辺より
突出し櫛羽状としている。櫛羽状とすることにより、一
列に配列された電極から交互にテープキャリア上の配線
を引き回せるため、従来技術のような半導体素子の外周
部へ電極を配列した時と比較し図６に示す距離Ｌが必要
無く高密度実装が可能である。
ャリアの平面図である。図において１はテープキャリ
ア、２はテープキャリアに設けられたデバイスホール、
３はテープキャリアに設けられたリード、４は例えば、
幅３０μｍ のデバイスホール２より突出したインナー
リードである。この時、デバイスホール２より突出する
インナーリード４はデバイスホール２の対向する辺より
突出し櫛羽状としている。櫛羽状とすることにより、一
列に配列された電極から交互にテープキャリア上の配線
を引き回せるため、従来技術のような半導体素子の外周
部へ電極を配列した時と比較し図６に示す距離Ｌが必要
無く高密度実装が可能である。
【００１１】図２は本発明の一実施例を示す半導体素子
の平面図である。図において半導体素子６上に設けられ
る凸状電極７は、例えばＡｕ、Ｃｕ、はんだ等から形成
され、半導体素子６上に一列に配列されている。また、
半導体素子上には凸状電極を持たないＡｌからなる電極
でも、テープキャリアのインナーリード部に例えばハー
フエッチング技術により凸状電極を形成し半導体素子上
の凸状電極の代わりとすることも可能である。このよう
に、半導体素子上の配線レイアウト効率を最適にし、電
極の配列を半導体素子上に一列に並べたことにより半導
体素子の縮小化が可能となり、それと同時に半導体製造
時の１ウエハー上での取り個数が増加し、コストダウン
も可能となった。
の平面図である。図において半導体素子６上に設けられ
る凸状電極７は、例えばＡｕ、Ｃｕ、はんだ等から形成
され、半導体素子６上に一列に配列されている。また、
半導体素子上には凸状電極を持たないＡｌからなる電極
でも、テープキャリアのインナーリード部に例えばハー
フエッチング技術により凸状電極を形成し半導体素子上
の凸状電極の代わりとすることも可能である。このよう
に、半導体素子上の配線レイアウト効率を最適にし、電
極の配列を半導体素子上に一列に並べたことにより半導
体素子の縮小化が可能となり、それと同時に半導体製造
時の１ウエハー上での取り個数が増加し、コストダウン
も可能となった。
【００１２】図３は本発明の一実施例を示すテープキァ
リアと半導体素子の実装構造の平面図、図４はＢ−Ｂを
断面とする図３の断面図である。上記のように構成され
た半導体装置では、インナリード４に例えばＳｎメッキ
層を設け、半導体素子６に設けた多数の例えばＡｕメッ
キで形成されている凸状電極７と、各リード３のインナ
リード４の先端とをそれぞれ整合させ、ついで、加熱さ
れたボンディングツールを下降させて各リード３を加圧
し、各インナリード４の先端をそれぞれ半導体素子６の
各凸状電極７に融着させて接続した場合に、該半導体素
子６よりもテープキャリア１のデバイスホール２が小さ
いため、デバイスホールより突出するインナリード４は
従来の長さ５００〜１０００μｍに比較し凸状電極７の
長さ分＋フォーミング量＋αの約１００〜２００μｍ程
度に抑える事が出来る。これによりデバイスホールより
突出するインナリード４の長さを従来技術と比較した場
合４００〜８００μｍも短くすることができ、高密度実
装に寄与する。
リアと半導体素子の実装構造の平面図、図４はＢ−Ｂを
断面とする図３の断面図である。上記のように構成され
た半導体装置では、インナリード４に例えばＳｎメッキ
層を設け、半導体素子６に設けた多数の例えばＡｕメッ
キで形成されている凸状電極７と、各リード３のインナ
リード４の先端とをそれぞれ整合させ、ついで、加熱さ
れたボンディングツールを下降させて各リード３を加圧
し、各インナリード４の先端をそれぞれ半導体素子６の
各凸状電極７に融着させて接続した場合に、該半導体素
子６よりもテープキャリア１のデバイスホール２が小さ
いため、デバイスホールより突出するインナリード４は
従来の長さ５００〜１０００μｍに比較し凸状電極７の
長さ分＋フォーミング量＋αの約１００〜２００μｍ程
度に抑える事が出来る。これによりデバイスホールより
突出するインナリード４の長さを従来技術と比較した場
合４００〜８００μｍも短くすることができ、高密度実
装に寄与する。
【００１３】又、テープキャリア１の材料に例えば、厚
さ５０μｍのポリイミド、半導体素子６上に設けられた
金の凸状電極７の高さを３０μｍとした場合、デバイス
ホール２は該半導体素子６の外形よりも小さく形成して
いるため半導体素子６に乗り上げる形となり、フォーミ
ング量は、テープキャリアの厚み＝５０μｍ程度に抑え
る事がでる。また、半導体素子上に設けられた凸状電極
７の端からテープキャリア１のデバイスホールエッジま
での距離は数十μｍなため、逆フォーミングによるエッ
ジショートの発生を完全に防ぐ事が出来る。これによ
り、従来の搬送時におけるフォーミング量のばらつきを
考慮して１００〜２００μｍのフォーミングを行ってい
た時と比べ５０〜１５０μｍの軽薄化が計れる。
さ５０μｍのポリイミド、半導体素子６上に設けられた
金の凸状電極７の高さを３０μｍとした場合、デバイス
ホール２は該半導体素子６の外形よりも小さく形成して
いるため半導体素子６に乗り上げる形となり、フォーミ
ング量は、テープキャリアの厚み＝５０μｍ程度に抑え
る事がでる。また、半導体素子上に設けられた凸状電極
７の端からテープキャリア１のデバイスホールエッジま
での距離は数十μｍなため、逆フォーミングによるエッ
ジショートの発生を完全に防ぐ事が出来る。これによ
り、従来の搬送時におけるフォーミング量のばらつきを
考慮して１００〜２００μｍのフォーミングを行ってい
た時と比べ５０〜１５０μｍの軽薄化が計れる。
【００１４】
【発明の効果】本発明は以上説明したように、半導体素
子上の配線レイアウト効率を最適化し、電極を一列に配
列し、テープキャリアのインナーリードは、デバイスホ
ールの対向した辺より突出し、櫛羽状とする事により半
導体装置の軽薄短小化、コストダウン化、を提供できる
効果がある。
子上の配線レイアウト効率を最適化し、電極を一列に配
列し、テープキャリアのインナーリードは、デバイスホ
ールの対向した辺より突出し、櫛羽状とする事により半
導体装置の軽薄短小化、コストダウン化、を提供できる
効果がある。
【図１】本発明の一実施例を示すテープキャリア平面
図。
図。
【図２】本発明の一実施例を示す半導体素子の平面図。
【図３】本発明の一実施例を示すテープキャリアと半導
体素子との実装構造の平面図。
体素子との実装構造の平面図。
【図４】図３のＢ−Ｂ線断面図。
【図５】テープキャリアを用いた従来の半導体装置を説
明するための平面図。
明するための平面図。
【図６】図５のＡ−Ａ線断面図。
【図７】同半導体装置の製造例を示す断面図。
１ テープキャリア ２ デバイスホール ３ リード ４ インナーリード ５ スプロケットホール ６ 半導体素子 ７ 凸状電極 ８ 半導体素子台 ９ 位置決めガイド １０ テープレール １１ ボンディングツール
Claims (3)
- 【請求項１】 テープキャリアに半導体素子を配設し、
該半導体素子に設けた多数の電極に、前記テープキャリ
アに設けられたインナーリードの先端を圧熱融着等によ
りそれぞれ接続し、しかる後に前記半導体素子及びリー
ドの一部を樹脂等で封止した半導体装置において、 前記テープキャリアに設けられるインナーリードは、デ
バイスホールの対向した辺より突出し、櫛羽状である事
を特徴とする半導体装置。 - 【請求項２】 テープキャリアに半導体素子を配設し、
該半導体素子に設けた多数の電極に、前記テープキャリ
アに設けられたインナーリードの先端を圧熱融着等によ
りそれぞれ接続し、しかる後に前記半導体素子及びリー
ドの一部を樹脂等で封止した半導体装置において、 前記半導体素子の電極を能動面上に、一列に配列する事
を特徴とする半導体装置。 - 【請求項３】 テープキャリアに半導体素子を配設し、
該半導体素子に設けた多数の電極に、前記テープキャリ
アに設けられたインナーリードの先端を圧熱融着等によ
りそれぞれ接続し、しかる後に前記半導体素子及びリー
ドの一部を樹脂等で封止した半導体装置において、 請求項１記載のテープキャリアと請求項２記載の半導体
素子を用いた実装構造を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17639692A JP2964781B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17639692A JP2964781B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621144A true JPH0621144A (ja) | 1994-01-28 |
| JP2964781B2 JP2964781B2 (ja) | 1999-10-18 |
Family
ID=16012938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17639692A Expired - Fee Related JP2964781B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964781B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021948A1 (en) * | 1995-01-13 | 1996-07-18 | Seiko Epson Corporation | Semiconductor device, tape carrier package, and display panel module |
| US7335970B2 (en) | 1996-12-03 | 2008-02-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having a chip-size package |
| US7355126B2 (en) | 2000-06-16 | 2008-04-08 | Matsushita Electric Industrial Co., Ltd. | Electronic parts packaging method and electronic parts package |
-
1992
- 1992-07-03 JP JP17639692A patent/JP2964781B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021948A1 (en) * | 1995-01-13 | 1996-07-18 | Seiko Epson Corporation | Semiconductor device, tape carrier package, and display panel module |
| US6037654A (en) * | 1995-01-13 | 2000-03-14 | Seiko Epson Corporation | Semiconductor device, tape carrier package, and display panel module |
| US7335970B2 (en) | 1996-12-03 | 2008-02-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having a chip-size package |
| US8154124B2 (en) | 1996-12-03 | 2012-04-10 | Oki Electric Industry Co., Ltd. | Semiconductor device having a chip-size package |
| US7355126B2 (en) | 2000-06-16 | 2008-04-08 | Matsushita Electric Industrial Co., Ltd. | Electronic parts packaging method and electronic parts package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2964781B2 (ja) | 1999-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6507093B2 (en) | Lead frame for fabricating surface mount type semiconductor devices with high reliability | |
| US5652461A (en) | Semiconductor device with a convex heat sink | |
| US20090004774A1 (en) | Method of multi-chip packaging in a tsop package | |
| JPH02502323A (ja) | 集積回路用支持組立体 | |
| JPH09312375A (ja) | リードフレーム、半導体装置及び半導体装置の製造方法 | |
| JP3569025B2 (ja) | 半導体装置、およびそれを用いた電子装置 | |
| EP0210371A1 (en) | Semiconductor device having a plurality of leads | |
| JPH0621144A (ja) | 半導体装置 | |
| JP2005109088A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2956659B2 (ja) | 半導体装置およびそのリードフレーム | |
| JP2008270301A (ja) | 半導体装置 | |
| JP2003086751A (ja) | リードフレーム、樹脂封止型半導体装置及びその製造方法 | |
| JPH06132441A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JP2008300672A (ja) | 半導体装置 | |
| JP2715810B2 (ja) | フィルムキャリア半導体装置とその製造方法 | |
| JPH09172033A (ja) | 半導体装置およびその製造方法 | |
| JP3665609B2 (ja) | 半導体装置及びその半導体装置を複数個実装した半導体装置ユニット | |
| JPH07201928A (ja) | フィルムキャリア及び半導体装置 | |
| JP3010812B2 (ja) | 半導体装置 | |
| JPH03261153A (ja) | 半導体装置用パッケージ | |
| JP3913622B2 (ja) | 回路装置 | |
| JPH0214558A (ja) | 半導体集積回路装置 | |
| JPS635253Y2 (ja) | ||
| JPH0955405A (ja) | フレキシブル基板及びその実装方法 | |
| JPH1022329A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090813 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20110813 |
|
| LAPS | Cancellation because of no payment of annual fees |