JPH0621329A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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Publication number
JPH0621329A
JPH0621329A JP4176339A JP17633992A JPH0621329A JP H0621329 A JPH0621329 A JP H0621329A JP 4176339 A JP4176339 A JP 4176339A JP 17633992 A JP17633992 A JP 17633992A JP H0621329 A JPH0621329 A JP H0621329A
Authority
JP
Japan
Prior art keywords
resin
semiconductor device
wiring
sides
film
Prior art date
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Withdrawn
Application number
JP4176339A
Other languages
English (en)
Inventor
Kenichi Kurihara
健一 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4176339A priority Critical patent/JPH0621329A/ja
Publication of JPH0621329A publication Critical patent/JPH0621329A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】内部により多くの半導体素子を内蔵し、集積度
の高い樹脂封止型半導体装置を提供する。 【構成】両面に配線を施したフィルム３の両面にバンプ
４によって半導体素子２を接続し、さらに、複数の両面
に配線を施したフィルム３をバンプ４を用いてリード５
と接続を行なう。これにより、１つの樹脂封止型半導体
装置により多くの半導体素子を有することが可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は樹脂封止型半導体装置に
関する。
【０００２】
【従来の技術】従来の樹脂封止型半導体装置は、図３に
示すように、アイランド６に固着した半導体素子２とリ
ード５の一端とを導線７によって接続し、リード５の他
端側が外部に導出され樹脂１によって封止された構造を
有している。図４に示すように、半導体素子２をバンプ
４によって配線を施したフィルム８に接続し、配線を施
したフィルム８とリード５とをバンプ４によって接続し
た後樹脂１により封止した樹脂封止型半導体装置も提案
されている。
【０００３】
【発明が解決しようとする課題】前述した従来の樹脂封
止型半導体装置ではアイランドに半導体素子を固着し導
線によりリードと接続する場合、１つの樹脂封止型半導
体装置に１つの半導体素子しか封止することができな
い。また、配線をフィルムの片面のみに施し半導体素子
を接続した場合、フィルムの片面にしか配線がないため
にリードと接続するとリードの両面でそれぞれ１枚ずつ
計２枚の半導体素子しか封止することができないために
それ以上集積度を上げられないという問題点があった。
【０００４】本発明の目的は、集積度の高い樹脂封止型
半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、半導体素子を
内蔵する樹脂封止型半導体装置において、両面に配線を
施したフィルムの前記配線上にバンプを形成し前記フィ
ルムの両面に前記半導体素子を搭載し複数の半導体素子
を樹脂封止する。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【０００７】図１は本発明の第１の実施例の断面図であ
る。
【０００８】第１の実施例は、図１に示すように、両面
に配線を施したフィルム３にバンプ４を用いて半導体素
子２を両面に接線し、半導体素子２を接線した両面に配
線を施したフィルム３を２つバンプ４を用いてリード５
の両面から接続しているため、４つの半導体素子を１つ
の樹脂封入型半導体装置の中に封止することができる。
【０００９】このような構造にすることにより集積度が
向上し、メモリ半導体素子の場合、メモリ容量は従来の
構造の樹脂封止型半導体装置に比べて２〜４倍にでき
る。
【００１０】図２は本発明の第２の実施例の断面図であ
る。
【００１１】第２の実施例は、図２に示すように、両面
に配線を施したフィルム３間とリード５の接続にバンプ
４を用いる。
【００１２】図１に示す第１の実施例と同様に、最初の
両面に配線を施したフィルム３とリード５の接続をバン
プ４を用いて行なった後に、接続後の両面に配線を施し
たフィルム３の配線上に再びバンプ４を形成し、もう一
層の半導体素子２を接続した両面に配線を施したフィル
ム３とリード５との接続を行なう。
【００１３】このような構造にすることにより集積度が
向上し、メモリ容量は従来の構造の樹脂封止型半導体装
置に比べ４〜８倍にできる。
【００１４】
【発明の効果】以上説明したように本発明は、両面に配
線を施したフィルムの両面にバンプによって半導体素子
を接続したフイルムを用い、また、フィルムとリードと
をバンプを介して接続することにより、１つの樹脂封止
型半導体装置の中に複数の半導体素子を持つことができ
集積度が向上し、メモリ半導体素子を８つ封止した場
合、メモリ容量を４〜８倍大きくできるという効果を有
する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第２の実施例の断面図である。
【図３】従来の樹脂封止型半導体装置の一例の断面図で
ある。
【図４】従来の樹脂封止型半導体装置の他の例の断面図
である。
【符号の説明】
１ 樹脂 ２ 半導体素子 ３ 両面に配線を施したフィルム ４ バンプ ５ リード ６ アイランド ７ 導線 ８ 配線を施したフィルム

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を内蔵する樹脂封止型半導体
    装置において、両面に配線を施したフィルムの前記配線
    上にバンプを形成し前記フィルムの両面に前記半導体素
    子を搭載し複数の半導体素子を樹脂封止したことを特徴
    とする樹脂封止型半導体装置。
JP4176339A 1992-07-03 1992-07-03 樹脂封止型半導体装置 Withdrawn JPH0621329A (ja)

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JPH0621329A true JPH0621329A (ja) 1994-01-28

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ID=16011858

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069025A (en) * 1994-11-15 2000-05-30 Lg Semicon Co., Ltd. Method for packaging a semiconductor device
KR20020020088A (ko) * 2000-09-07 2002-03-14 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법
US6573608B2 (en) 2001-05-02 2003-06-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with layered semiconductor chips

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069025A (en) * 1994-11-15 2000-05-30 Lg Semicon Co., Ltd. Method for packaging a semiconductor device
KR20020020088A (ko) * 2000-09-07 2002-03-14 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법
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Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991005