JPH06214621A - サーボループ制御装置およびその方法 - Google Patents

サーボループ制御装置およびその方法

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JPH06214621A
JPH06214621A JP5302983A JP30298393A JPH06214621A JP H06214621 A JPH06214621 A JP H06214621A JP 5302983 A JP5302983 A JP 5302983A JP 30298393 A JP30298393 A JP 30298393A JP H06214621 A JPH06214621 A JP H06214621A
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servo loop
servo
control
input
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JP5302983A
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Saf Asghar
サフ・アシュガー
Brett Stewart
ブレット・スチュアート
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Advanced Micro Devices Inc
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Abstract

(57)【要約】 【目的】 複雑な割込管理および煩雑なリアルタイムス
ケジュール制約条件をなくし、システム設計を簡単にし
かつシステムパフォーマンスを向上させる。 【構成】 サーボループ制御装置（１００）はマスタマ
イクロプロセッサ（１０２）および少なくとも１つの自
律したストリームライン化信号プロセッサ（１０６）を
含む。アーキテクチャは、集中したサーボ信号処理が必
要なシステムにおいて汎用コントローラを与え、複数の
サーボ制御ループが同時に動作する応用に適する。スト
リームライン化信号プロセッサの動作はマスタプロセッ
サから自律しているので、重要な機能はストリームライ
ン化信号プロセッサ専用とすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はサーボ機構によって運動制御を
達成するシステムに関し、特に複数のサーボループが同
時に動作するような、集中した信号処理を必要とするシ
ステムに関する。
【０００２】
【関連技術】デジタル信号プロセッサはサーボ制御ルー
プの応用において使用されている。このようなマイクロ
プロセッサは、システム管理を行なうため、パラメータ
サンプリングを制御するため、サーボ位置およびトラッ
キング制御を実行するため、多様な制御機能に必要な複
雑な計算を行なうため、およびほかの関連するタスクを
行なうために用いられる。たとえば、ハセガワらは「記
憶検索システムおよびアプリケーション（Storage Retr
ieval Systems and Applications）」（１９９０）ＳＰ
ＩＥ第１２４８巻の「デジタル信号プロセッサを用いた
ヘッド位置付けの高速アクセス制御（Fast Access Cont
rol of the Head Positioning Using ADigital Signal
Processor）」の第１０４頁において、記憶および検索
システムのヘッドを位置付けるためのデジタル信号処理
の使用を開示している。従来のシステムでは、いくつか
のサーボループを、たとえば複雑な優先順位に基づく割
込構成を用いて、単一の信号プロセッサによって多重タ
スク処理する必要がある。たとえば、計算ルーチンを中
断してより高い優先順位の制御装置をサービスすること
ができる。その結果、複数の並行な複雑な信号処理およ
び組込み制御機能を実現するのは困難である。
【０００３】特に、高性能の光ディスクのサーボ要件
は、記憶システムの中でもより難しいものである。この
ような光ディスクは多くの複雑な制御機構を要する。そ
れらは、システム管理、フォーカスサーボ制御、および
粗および微細トラック位置付けに用いられるサーボ制御
のためのメカニズムを含む。さらに、読取および書込レ
ーザパワーサーボ制御、スピンドル回転制御、界磁石制
御、およびシークアルゴリズムのような複雑なアルゴリ
ズムを実行する能力を提供する必要がある。このような
光磁気サーボシステムは、いくつかのサーボループのパ
ラメータの広い動的範囲の調整を可能にしながら、時間
的に正確で値が正確なアナログサンプリング、速いサー
ボ計算時間およびいくつかのループを同時に制御する柔
軟性を必要とする。
【０００４】デジタル信号プロセッサによって複数のサ
ーボループを多重タスク処理する従来のアプローチで
は、煩雑なリアルタイムスケジューリング制約条件にお
いて動きがとれなくなる。このようなシステムに対する
パフォーマンスの要求はより厳しくなるにつれ、デジタ
ル信号処理の能力を向上させる必要が明白になる。これ
は一般にすべてのサーボ制御ループに言えることであ
り、光ディスク記憶および検索システムの要件にのみ限
定されるものではない。
【０００５】
【発明のサマリーおよび目的】現存するシステムにおけ
る複数の複雑なサーボループを制御するために用いられ
るマイクロプロセッサに課せられるリアルタイムのスケ
ジューリング制約条件に鑑み、本発明の目的はこのよう
なリアルタイムスケジューリング制約が最小にされかつ
システム設計が簡易化された単純化したシステムを提供
することである。
【０００６】本発明の上記の目的およびほかの目的は、
汎用マイクロプロセッサおよび重要な機能専用の１つ以
上のストリームライン化された信号プロセッサを含むシ
ステムによって達成される。根底にある重要な概念は、
ストリームライン化された信号プロセッサは、遊休状態
の場合のみまたは非常に特殊な予め規定された条件にお
いてのみ割込みされることである。
【０００７】本発明に係るサーボループ制御装置は、制
御するべきサーボループからの信号を受取る入力回路
と、制御されたサーボループに信号を与える出力回路と
を含む。マスタプロセッサが装置を制御し、入力／出力
バスアービタに接続されている。第２のプロセッサはマ
スタプロセッサと自律して動作し、特定の予めプログラ
ムされたサーボループ制御タスク専用のものである。第
２のプロセッサは入力／出力バスアービタにも接続され
ている。入力／出力バスアービタは、マスタプロセッサ
および第２のプロセッサによって入力回路および出力回
路へのアクセスを制御する。第２のプロセッサは、実行
プロセッサのような手段を含み、反復性の予めプログラ
ムされたサーボループ処理命令を中断なしに実行し、そ
れによってマスタプログラムとは独立した、サーボルー
プの動作を維持する。本発明のサーボ制御装置はベクト
ルレジスタをも含むことができ、限定された、予め定め
られた条件下で第２プロセッサにおけるサーボループ処
理を中断させるための手段を与える。
【０００８】本発明に係るサーボ制御または運動制御装
置は、第２のプロセッサがアクセスするための命令ＲＡ
Ｍをも含むことができる。この命令ＲＡＭはユーザ定義
サーボ制御ループルーチンのための命令をストアするた
めに用いることができる。第２のプロセッサによるアク
セスのための命令ＲＯＭを含むことも可能であり、命令
ＲＯＭはサーボループを制御するために典型的に用いら
れる予め定められたターンキールーチンのための命令を
ストアする。命令を実行しながら第２プロセッサによっ
てアクセス可能なメモリを含むことができ、ユーザ定義
ルーチンおよびターンキールーチンによって用いられ
る、共通にアクセスされるサブルーチンおよび変数パラ
メータをストアする。
【０００９】第３のプロセッサをさらに含むことができ
る。タスクは第２および第３のプロセッサ間で分けるこ
とができる。たとえば第２のプロセッサは定期的にスケ
ジュールされたまたは反復性のタスクを処理するために
用いることができ、第３のプロセッサは非同期サーボル
ープイベントを扱うために割込可能である。
【００１０】本発明に係るサーボまたは運動制御装置
は、新しいデータがプロセッサに与えられることを確実
にするためのポーリング入力および出力回路と、高速ま
たはフラッシュのアナログ−デジタル変換器およびデジ
タル−アナログ変換器と、サーボループにおける特定の
装置を制御するのに適する、パルス幅変調出力またはほ
かの出力とをさらに含むことができる。ウィンドウ比較
器のような安全機能をさらに含んで、予め定められたパ
ラメータ範囲が維持されない場合に制御された装置を閉
塞させることもできる。
【００１１】本発明の上記の目的およびほかの目的は、
図面を参照して記載されるシステムによって達成され
る。
【００１２】
【好ましい実施例の詳細な説明】本発明に係る運動制御
またはサーボ制御アーキテクチャを組入れた装置が一般
に１００として、簡単なブロック図１およびより詳細な
ブロック図２において示される。装置はたとえば８０１
８６または８０Ｃ１８６ １６ビットマイクロプロセッ
サのマスタマイクロプロセッサ１０２を含み、第１のス
トリームライン化された信号プロセッサ１０６および第
２のストリームライン化された信号プロセッサ１０８な
らびにバスアービタ１１０にアドレスおよびデータ情報
を与えるデータバス１０４によって接続される。バス１
０４は制御情報をも伝える。図２のより詳細なブロック
図では、バスアービタ１１０がバス１０４ａに接続さ
れ、それが以下でより詳細に説明されるヘッダポートに
接続されているのを示す。
【００１３】各ストリームライン化信号プロセッサ１０
６および１０８は、シーケンサメモリ、命令メモリ、お
よび実行ユニットを含むマイクロプログラム可能なプロ
セッサである。このような実行ユニットは算術論理ユニ
ット、レジスタ、および関連処理装置を含むことは、当
業者にとって既知である。このような装置はマイクロコ
ードでプログラムすることができる。各ストリームライ
ン化信号プロセッサは、サーボループ制御に関連するプ
ログラムされたタスクを実行する。ストリームライン化
信号プロセッサは１００キロヘルツを超えるサンプル速
度で複数のサーボループを同時に動作することができ、
包括的なアナログおよびデジタル入力／出力能力を有す
る。光ディスク制御サーボループにおけるストリームラ
イン化信号プロセッサの使用は以下でより詳細に説明さ
れる。本発明のサーボループ制御装置のアーキテクチャ
および動作に基づく重要な原理は、ストリームライン化
信号プロセッサが特定の予め定められた条件下を除い
て、遊休状態においてのみ割込できることである。電源
投入時においてプログラムで動的にロードされた後、ス
トリームライン化信号プロセッサ１０６および１０８は
自律的に動作する。その自律的動作の間、バスアービタ
１１０はサーボループを維持するのに関係しないトラヒ
ックがサーボ動作を遅らせることを防ぐ。したがって１
つのストリームライン化信号プロセッサは、マスタマイ
クロプロセッサ１０２とほかのストリームライン化信号
プロセッサとの間のデータ交換には影響されない。
【００１４】ストリームライン化信号プロセッサ１０６
および１０８はバスアービタ１１０によってアナログ入
力／出力バス１２２へのアクセスを得る。アナログ入力
はマルチチャネルＭＣ／ＡＤＣ（アナログ−デジタル変
換器）１２４によって得られる。制御装置への出力は
（デジタル−アナログ変換器／パルス幅変調）ＤＡＣ／
ＰＷＭ装置１２６によって与えられる。計画された時間
決めされた多重化によって、ストリームライン化信号プ
ロセッサ１０６および１０８はぶつかることなくアナロ
グ入力／出力周辺装置へのアクセスを共有することがで
きる。しかし、中央処理装置１０２またはストリームラ
イン化信号プロセッサ１０６および１０８によるアナロ
グ入力／出力バスへのアクセスは、バスアービタ１１０
によって制御される。アービタ１１０は、衝突するアク
セス要求の際、ストリームライン化信号プロセッサのど
ちらかにアナログＩＯバス１２２へのアクセスの優先権
を与えるようプログラムされることができる。アナログ
ＩＯバス１２２への最低い優先順位のアクセスは、アド
レスデータ制御バス１０４の制御を有するエンティティ
（プロセッサ１０２、ストリームライン化信号プロセッ
サ１０６、ストリームライン化プロセッサ１０８）に割
当てられる。これは、そのエンティティがアナログＩＯ
バス１２２にアクセスしながらストリームライン化信号
プロセッサを不能化することができるからである。アナ
ログＩＯバス１２２に対して競合している２つのストリ
ームライン化信号プロセッサ間にアクセス衝突が起こる
と、バスアービタ１１０はプログラムされているよう
に、より高い予め定められた優先順位を有するストリー
ムライン化信号プロセッサに対してバスを与える。他方
のストリームライン化信号プロセッサは、アナログＩＯ
バス１２２へのアクセスが利用可能になるまで立往生す
る。さらなるバスアービトレーションは起こらず、より
高い優先順位のストリームライン化信号プロセッサのア
クセスに対する同期性を保つ必要はない。したがって、
より高い予め定められた優先順位を有するストリームラ
イン化信号プロセッサがアナログＩＯバス１２２をアク
セスするべきインターバルの間に、より低い優先順位の
ストリームライン化信号プロセッサがアナログ入力／出
力バス１２２へのアクセスを得ると、より低い優先順位
のストリームライン化信号プロセッサがマルチチャネル
ＭＣＳ／ＡＤ変換器１２４またはＤＡＣ／ＰＷＭ１２６
によってその入力／出力動作を完了するまで、より高い
優先順位のストリームライン化信号プロセッサは立往生
したままである。したがって、ストリームライン化信号
プロセッサ１０６および１０８は、バスアービタ１１０
によりアナログ入力／出力バス１２２をアクセスするこ
とによって複数のサーボループを制御するために自律的
に動作することができ、それによってマルチチャネルＭ
ＣＳ／ＡＤＣ１２４およびＤＡＣ／ＰＷＭ１２６を介し
て制御信号を授受することができる。
【００１５】図２は制御装置１００のより詳細な図であ
る。並行ＩＯ（入力／出力）ブロック１２８は、一般入
力／出力バス１３０をアドレス／データバス１０４およ
び安全回路１３２に接続させる。安全回路１３２はマイ
クロプロセッサ１０２と連絡して、システム入力がプロ
グラム可能な範囲を超えた場合を示す信号を信号線１３
４上に発生してマイクロプロセッサ１０２に与える。外
部出力１３６も与えられている。
【００１６】図２に示されるマイクロプロセッサ１０２
は、リセット入力１３８およびチップ選択出力１４０を
有する。さらに、マイクロプロセッサ１０２は信号線１
４２に割込機能および信号線１４４に直接メモリアクセ
ス機能を有する。
【００１７】図２に示されるストリームライン化信号プ
ロセッサ１０６および１０８の各々は、シーケンサメモ
リ１１６ａおよび１１６ｂ、命令ＲＡＭ１１８ａおよび
１１８ｂ、ならびに命令ＲＯＭ１２０ａおよび１２０ｂ
をそれぞれ有する。シーケンサメモリは命令ＲＡＭまた
は命令ＲＯＭにストアされる各命令シーケンスの開始ア
ドレスのリストを含む。命令ＲＡＭはユーザによってプ
ログラムされたサーボループ制御命令のシーケンスを含
むことができる。命令ＲＯＭ１２０ａおよび１２０ｂ
は、以下で説明されるような無限インパルス応答フィル
タまたはほかのサーボループ制御装置に関連する「ター
ンキー」動作を行なうための予めプログラムされた命令
を含む。
【００１８】各ストリームライン化信号プロセッサ１０
６および１０８は、関連したページングされたランダム
アクセスメモリＸＲＡＭ１１２ａおよび１１２ｂ、なら
びにＹＲＡＭ１１４ａおよび１１４ｂをそれぞれ有す
る。ＸＲＡＭおよびＹＲＡＭは、ストリームライン化信
号プロセッサ１０６および１０８の観点から同じアドレ
ス空間を共用する。これは、ＸＲＡＭおよびＹＲＡＭが
同時にアクセスできるので、ストリームライン化信号プ
ロセッサ構造において高度な並列性を可能にする。ペー
ジングされたＸＲＡＭおよびＹＲＡＭを用いることによ
ってサーボ制御アルゴリズムが一般のサブルーチンを共
用することを可能にする。たとえばメモリの独自のペー
ジを各制御ループのために用いることができる。しか
し、コンテクストスイッチングを行なってサーボ制御ア
ルゴリズムが一般のサブルーチンを共用することを可能
にすることができる。たとえば、各制御ループは、たと
えばフィルタに用いられる一般のサブルーチンをアクセ
スすることができる。
【００１９】図２において、バスアービタ１１０は複数
個の連続するブロックのＲＡＭとして実現されて示され
ている。ＲＡＭブロック１４６はバス１０４を介してマ
イクロプロセッサ１０２によってアクセスされる。スト
リームライン化された信号プロセッサ１０８は、ＲＡＭ
ブロック１４８をアクセスし、ストリームライン化信号
プロセッサ１０６はＲＡＭブロック１５０をアクセス
し、ヘッダポートに接続される外部コントローラ装置は
バス１０４ａを介してＲＡＭブロック１５２をアクセス
する。これら４つのブロックのＲＡＭを用いてシステム
における４つのプロセッサ間で情報を転送することがで
き、この４つのプロセッサとはマイクロプロセッサ１０
２、ストリームライン化信号プロセッサ１０６、ストリ
ームライン化信号プロセッサ１０８、およびヘッダポー
トに接続される外部プロセッサまたはコントローラであ
る。プロセッサは対応する部分のＲＡＭに対してのみデ
ータを書込むことができる。したがって、マイクロプロ
セッサ１０２はＲＡＭブロック１４６にデータを書込
み、ストリームライン化信号プロセッサ１０８および１
０６はそれぞれＲＡＭブロック１４８および１５０にデ
ータを書込み、光データチャネルコントローラのような
外部コントローラはＲＡＭブロック１５２に対してのみ
データを書込む。これによって、書込アービトレーショ
ンは典型的なバスアービトレーション論理に伴う遅れお
よびオーバヘッドなく維持される。すべてのプロセッサ
は、全メモリブロックを読出してプロセッサ間のデータ
転送を容易にする。したがって、プロセッサ間、たとえ
ばストリームライン化信号プロセッサ１０６とマイクロ
プロセッサ１０２との間で情報を交換するためには、情
報を有するプロセッサはそのデータを自分のＲＡＭのブ
ロックに書込み（たとえばストリームライン化信号プロ
セッサ１０６はデータをＲＡＭブロック１５０に書込
み）、受信側（マイクロプロセッサ１０２）が送信側の
ＲＡＭブロック（１５０）を読取るように信号を送る。
【００２０】図２はサーボ制御装置１００のアナログ入
力および出力に関するさらなる詳細を示す。ストリーム
ライン化信号プロセッサ１０６および１０８はそれぞれ
バス１５４および１５６上で入力／出力動作を制御す
る。１つ以上のアナログ入力が、フラッシュアナログ−
デジタル変換器１６０に与えられる。ストリームライン
化信号プロセッサ１０６および１０８の制御の下に、ア
ナログ入力は順次にまたは命令によってサンプルされる
ことができる。前に述べたように、バスアービタ１１０
は、最も高い予め定められたプログラムされた優先順位
を有するストリームライン化された信号プロセッサに対
して優先権を割当てる。フラッシュ変換器１６０は高い
優先順位のストリームライン化信号プロセッサに対して
自動的に同期化される。優先順位によって、同期化と共
に、共有リソース、たとえば出力Ｄ−Ａ変換器１６２の
レジスタへのアクセスに対するアービトレーションの両
方が制御される。
【００２１】図１はバス１０４でプロセッサと通信する
アプリケーション回路１７０も示す。このようなアプリ
ケーション固有の論理に関連するのは、パルス幅変調
（ＰＷＭ）ブロック１７２およびトラックカウント速度
エステメータ１７４であり、トラックカウントに基づく
半径方向速度を推定するために、光ディスクコントロー
ラのようなディスクコントローラからの入力を受取る。
【００２２】図３はストリームライン化信号プロセッサ
の一例を示す。一般に利用可能なプロセッサコンポーネ
ントから形成されることができるほかのストリームライ
ン化信号プロセッサ構成を用いることができ、かつ図３
のストリームライン化信号プロセッサは一例として示さ
れており、限定されないことは、当業者にとって認識さ
れるであろう。ストリームライン化信号プロセッサ２０
０はストリームライン化信号プロセッサ実行ユニット２
０２を有し、これは命令バス２０４で受取られた命令を
実行する。前に触れたように、このストリームライン化
信号プロセッサは自律的に動作しかつタスクを行なう。
したがって、ユーザは「フレーム」を、ストリームライ
ン化信号プロセッサに固有である特定のタスクまたはタ
スクの集合に対して専用である反復的期間として定義し
てもよい。これらの「フレーム」は特定のストリームラ
イン化信号プロセッサに対してコンテクストが固有であ
り、同じ時間長さである必要もなく、かつほかのストリ
ームライン化信号プロセッサと同じタスクを含む必要も
ない。ストリームライン化信号プロセッサによって達成
されるタスクは、実行される命令シーケンスによって制
御される。ストリームライン化信号プロセッサは同期タ
イミングループおよび非同期ジョブリクエストを処理し
なければならない。マイクロプロセッサ１０２を介する
シーケンス制御は、シーケンサ制御レジスタ２０４を用
いて行なわれる。シーケンサ制御レジスタ２０４は、ス
トリームライン化信号プロセッサシーケンスのシリーズ
の開始をトリガする信号のソースを選択する。シーケン
スとは、特定のタスクを行なうストリームライン化信号
プロセッサ命令のグループを指す。シリーズとは、シー
ケンサメモリ２０６にストアされる順番で実行されるシ
ーケンスのリストである。
【００２３】前に触れたように、シーケンサ制御レジス
タ２０４はストリームライン化信号プロセッサシーケン
スのシリーズの開始をトリガする信号のソースを選択す
る。シーケンサ制御レジスタの出力はシーケンサ制御論
理２０８に与えられ、これは以下で説明されるシーケン
サメモリ２０６からのモードビットと、命令バス２０４
からの現行の命令情報とを受取る。シーケンサ制御論理
２０８の出力はメモリアドレスカウンタ２１０への入力
の１つである。メモリアドレスカウンタ２１０は次のシ
ーケンサメモリアドレスまたはシーケンサスロット（０
から１２７）をポイントする。シーケンサメモリアドレ
スカウンタ２１０は、シーケンスがどのようにトリガさ
れるかに依存して、適切なベクトルレジスタの内容でロ
ードされる。この情報はベクトルレジスタ２１４ないし
２２０から、マルチプレクサ２１２を介して受取られ
る。レジスタ２１４および２１５は、たとえばサンプリ
ング型計算のために用いられる繰り返しシリーズの開始
をトリガする。
【００２４】シリーズと呼ばれる反復性のタスクの集合
の開始／停止点は、フレーム境界を知らせるために用い
られるフレーム同期信号によって記される。前に述べた
ように、フレームおよびフレーム同期のコンテクストは
特定のストリームライン化プロセッサに特有のものであ
り、どのようにもほかのストリームライン化信号プロセ
ッサに対して関連させる必要はない。時間的に重要であ
るまたは非同期の計算は、外部トリガベクトル２１６お
よび２１７を用いてトリガすることができる。各ストリ
ームライン化信号プロセッサはＳＳＰレジスタ２１８お
よび２１９を用いて他方のストリームライン化信号プロ
セッサのシリーズをトリガして、２つのストリームライ
ン化信号プロセッサ間で情報を渡すまたは処理パワーを
共用することができる。最後に、マイクロプロセッサ１
０２はベクトルレジスタ２２０によってストリームライ
ン化信号プロセッサの活動を監視および制御するために
シリーズをトリガすることができる。シーケンサ制御レ
ジスタ２０６およびシーケンサ制御論理２０８の内容に
基づいて、これらのベクトルアドレスの１つがマルチプ
レクサ２１２を介してシーケンサメモリアドレスカウン
タ２１０に読込むことができる。
【００２５】シーケンサ制御論理２０８は、ストリーム
ライン化信号プロセッサ２００のビジィまたは遊休の状
態をシーケンス状態レジスタ２２２に与える。さらに、
ストリームライン化信号プロセッサが請求されていない
情報をマイクロプロセッサ１０２に渡す必要がある場
合、またはマイクロプロセッサ１０２に特定のタスクを
実行させる必要がある場合、シーケンサス状態２２２を
用いて割込を発生させることができる。
【００２６】ベクトルレジスタ２１４ないし２２０は、
ストリームライン化信号プロセッサが特定の機能を行な
うよう、同期または非同期のトリガを可能にする。これ
らのトリガは割込と類似している。マイクロプロセッサ
１８２はいつでもバス１０４を介してベクトルレジスタ
に書込むことができる。
【００２７】トリガは割込と類似しており、２１４およ
び２１５のベクトルレジスタにおける同期トリガは、ス
トリームライン化信号プロセッサが直ちに動作を始める
ことを引起こす。ベクトルレジスタ２１６ないし２２０
の非同期トリガは、同期トリガがサービスされるまでペ
ンディングのままである。複数のトリガがいつでも起こ
る可能性があるので、各ベクトルレジスタに対して優先
順位が割当てられている。
【００２８】シーケンサメモリアドレスカウンタ２１０
は、トリガイベントの始まりにおいて、適切なベクトル
レジスタの内容でロードされる。このカウンタは、命令
アドレスカウンタに転送されるべきシーケンサメモリに
おける次のシーケンサスロットに対するポインタを与え
る。シーケンサ制御論理２０８へのモードビットは３つ
の基本的な動作モード、順次実行、条件的実行、および
終端実行を定義する。順次実行において、シーケンサメ
モリにリストされる各シーケンスはその番号順に実行さ
れる。したがって、現行のシーケンスが完了すると、シ
ーケンサメモリアドレスカウンタは次のスロットに増分
される。条件的実行は、サーボループのタイミングシー
ケンスを維持するために、サーボコードのセクションを
とばすまたはサーボコードのセクションを非動作（ＮＯ
Ｐ）命令で置換えることを可能にする。どちらの場合
も、シーケンサメモリアドレスカウンタは次のスロット
に増分される。終端実行モードは、現行のシリーズの命
令が、停止または遊休状態に入る前の、ストリームライ
ン化信号プロセッサによって実行されるべき最後のもの
であることを意味する。この場合、シーケンサメモリア
ドレスカウンタ２１０は増分されず、ストリームライン
化信号プロセッサは遊休モードに入る。
【００２９】命令アドレスカウンタ２２４は実行するべ
き命令ＲＡＭ２２６または命令ＲＯＭ２２８の次の命令
をポイントする。命令ＲＯＭおよび命令ＲＡＭは、スト
リームライン化信号プロセッサ２００によって実行され
るべきマイクロコードを含む。各ストリームライン化信
号プロセッサは、別個の命令ＲＯＭ２２８および命令Ｒ
ＡＭ２２６をそれぞれ含む。ユーザによって開発される
特殊な目的コードは命令ＲＡＭ２２６にダウンロードさ
れる。フィルタ、発振器、トランスフォーマ、およびほ
かのターンキーファンクションのような共通に用いられ
る機能のためのマイクロコードは命令ＲＯＭ２２８にス
トアされる。
【００３０】プログラム可能な係数を用いて動作する、
命令ＲＡＭにストアすることができるルーチンの「ター
ンキー」セットのいくつかの例がある。１つはプログラ
ム可能なリード／ラグフィルタおよび積分器である。柔
軟なフィルタ構造、たとえば二次フィルタまでの構造
が、様々な制御ループのためにプログラムすることがで
きる。異なる制御ループのための係数を、図２に関して
説明したように、ＸＲＡＭおよびＸＲＡＭからロードす
ることができる。より高次のフィルタは、小さい二次フ
ィルタをカスケードすることによって実現することがで
きる。
【００３１】プログラム可能なトーンジェネレータの一
般的な構造は、命令ＲＯＭ２２８においてコード化し
て、較正のために多様な制御ループによって共用するこ
とができる。トーンジェネレータの周波数は、たとえば
ＸＲＡＭおよびＹＲＡＭにおいて、対応する制御ループ
のための係数をプログラムすることによって選択するこ
とができる。
【００３２】命令ＲＯＭにおいてほかの機能もさらに実
現することができ、これは再帰的平均化フィルタを含
み、そこにおいてカウンタが長期または短期平均化を処
理するようプログラムすることができ、さらにプログラ
ム可能なしきい値比較器を含み、そこにおいて１個の共
有比較器または複数の比較器のしきい値が異なる制御ル
ープに対してＸＲＡＭまたはＹＲＡＭによって設定でき
る。中型カウンタは、このような中型カウンタをカスケ
ードすることによって形成されるより長いカウンタでプ
ログラムされることができる。線形エスティメータおよ
び平方根、除法および指数関数のような特別な数学的関
数ルーチンは、命令ＲＡＭ２２８においてサブルーチン
としてコードされることができる。
【００３３】アナログ入力／出力構造は、図４において
より詳細に示される。この構造の目的は、ストリームラ
イン化信号プロセッサが新しいデータを利用することが
できるよう、連続バックグラウンドサンプリングを活性
することである。これはラウンドロビン式チャネル選択
論理３０１によって達成することができ、マルチプレク
サ３０３によって選択されると、マルチプレクサ３０３
がマルチプレクサ３０５および３０７を活性化し、変換
のためにアナログ入力を選択する。チャネル制御レジス
タ３０９はサンプリングシーケンスの長さを制御する。
各サンプルされた入力はフラッシュアナログ−デジタル
変換器３１１に与えられて、デジタル表示に変換され
る。マルチプレクサ３０７は、デジタル表示が対応する
１つのアナログ−デジタルバッファレジスタ３１３にス
トアされることを保証する。
【００３４】ラウンドロビン式サンプリングは変換リク
エストレジスタ３１５からの変換リクエストによって無
効にすることができる。変換リクエストレジスタは各ス
トリームライン化信号プロセッサにそれぞれ対応する命
令バス３１７および３１９からの命令に応答する。変換
コマンドは、特定のチャネルに対する変換を開始させ、
バックグラウンドサンプリングより高い優先順位を有す
る。進行中の変換は中断され、マルチプレクサ３０３か
らの出力は変換リクエストレジスタ３１５からとられ
る。ストリームライン化信号プロセッサによってリクエ
ストされる非同期変換が完了すると、ラウンドロビンシ
ーケンスは次のスケジュールされたチャネルで続行され
る。
【００３５】フラッシュＡ−Ｄ変換器３１５は、より高
い所定の優先順位を有するストリームライン化信号プロ
セッサに自動的に同期化される。どちらかのストリーム
ライン化信号プロセッサが遊休なら、同期化は活性のプ
ロセッサに結び付けられる。
【００３６】命令バスデコード論理３２１からの命令に
基づいて、Ａ−Ｄバッファレジスタからのサンプルは、
ストリームライン化信号プロセッサ制御の下でマルチプ
レクサ３２３を介して読出入力／出力レジスタ３２５に
転送され、適切なストリームライン化信号プロセッサに
よって用いられる。同様に、ストリームライン化信号プ
ロセッサは、命令バスデコード論理３２１がマルチプレ
クサ３２９に命令すると、書込ＩＯレジスタ３２７から
デジタル−アナログ出力バッファレジスタ３３１の１つ
にデータを書込む。制御されたシステムが使用するため
のアナログ出力を作成するために、デジタル−アナログ
変換器のバンクが利用可能である。
【００３７】図２に示される安全回路は、図５において
より詳細に示される。これらの安全回路は、システムへ
の入力がプログラム可能な範囲を超えた場合に、割込お
よび外部信号の両方を発生するアナログウィンドウ比較
器である。したがって、比較器４０１および４０３は入
力をプログラム可能な上位しきい値およびプログラム可
能な下位しきい値とそれぞれ比較する。入力が上位およ
び下位しきい値間のウィンドウの外にあれば、ゲート４
０５の出力は真となり、したがって外れ状態を示す。ゲ
ート４０７は、２つの安全回路のどちらかが許容限界外
であるときに真の出力を発生するために用いられる。サ
ーボアプリケーションにおけるこのような安全回路の典
型的な使用は、フォーカスまたはトラックロックが失わ
れた場合に光ディスクコントローラで起こるが、これは
書込レーザパワーの読取パワーレベルへの急速な減少が
起こるからである。もちろん、ほかの応用も当業者にと
って既知である。
【００３８】サーボループ制御におけるパルス幅変調技
術の使用が知られている。図６はパルス幅変調の発生を
示し、これはストリームライン化信号プロセッサの書込
入力／出力レジスタ３２７からパルス幅変調レジスタ５
０１に受取られたパルス幅情報に基づいている。パルス
幅変調レジスタ５０１の出力は、クロックを受取るパル
ス幅変調論理５０３に与えられる。パルス幅変調論理５
０３の出力は非重複論理回路５０５に与えられて、信号
Ａおよび信号Ｂ間の非重複遅延時間を確実にする。図７
は、当業者にとって知られる、パルス幅変調出力に接続
される典型的なドライバを示す。図８はパルス幅変調タ
イミングを示す。
【００３９】上記のアーキテクチャは変位イベントパル
スを処理する機構を与える。これは一般的な能力である
が、光ディスクシーク動作の際のトラッククロスカウン
ティングの応用において特に興味の持たれるものであ
る。ヘッド／アクチュエータアセンブリの高い半径方向
速度によって、正確なトラッククロスカウンティング
は、ノイズのある直流から５ＭＨｚへのフェーズロッ
ク、および１５ｍｓインターバル内での直流への戻りに
なぞらえることができる。
【００４０】図９の回路は行先トラックへの符号付距離
および最後のトラックをわたるのに要するシステムクロ
ックの時間の両方に対する連続的かつ瞬時的測定を維持
することによって、ヘッド／アクチュエータフィードフ
ォワード電流を計算する問題を軽減する。比較器６０１
は入力としてアナログのクロスイベント信号、この場合
は位置誤差信号を受取り、これはトラックを半径方向に
渡る場合に周期的に変わる。このトラッククロスアナロ
グ信号は、ブロック６０２に定められるプログラム可能
な基準電圧の高い限界と比較される。基準信号に対して
５０ミリボルト以上のオーバドライブを仮定すると、比
較器６０１からのデジタル出力信号は５ＭＨｚ以上のサ
イクルをなすことができる。比較器６０１からのデジタ
ル出力信号は、クロスイベント信号におけるノイズを補
正するために、プログラム可能なノイズ識別回路６０３
に与えられる。これは、パルスの発生を、パルスが予期
されるプログラムされた最小および最大時間インターバ
ルと比較することによって行なわれる。ヘッドが加速さ
れる間、パルスは減少するインターバルで発生され、ヘ
ッド／アクチュエータアセンブリの増加する速度を示
す。最大の時間インターバルは、前に観測されたインタ
ーバルと固定されたオフセットとを合せたものに設定す
ることができる。最小時間インターバルは、前に観測さ
れたインターバルから固定オフセットを減算したものに
設定することができる。両方の時間インターバルは、バ
ス１０４を介してマイクロプロセッサ１０２によって、
プログラム可能なノイズ識別回路６０３のレジスタにプ
ログラムされる。
【００４１】したがって、パルスが発生すると予期され
る識別ウィンドウは、プログラム可能な幅を有し、適当
に狭くなり、加速の間下向きに降下し、減速の間上向き
になる。識別ウィンドウが設定されると、回路は０、１
または複数のパルスを受取ろうともウィンドウの間単一
のパルスを出力する。１つ以上のパルスが起こると、最
初のものが有効となる。ゼロパルスが起こると、パルス
を発生するために適切な限界が用いられる。
【００４２】識別されたパルス信号は１６ビットの予め
ロード可能なダウンカウンタ６０５および最終クロスパ
ルス間インターバル回路６０７に与えられる。所与の瞬
間において、ダウンカウンタ６０５はストリームライン
化信号プロセッサによって読取られて、残りのクロスす
るべきトラックの数を得ることができる。これが行先ト
ラックへの符号付距離である。各識別パルス信号でもっ
て、最終クロスパルスの間のインターバルがシステムク
ロックで計算され、インターバル回路６０７の出力とし
て読取られるために、ストリームライン化信号プロセッ
サに利用可能である。
【００４３】上記で説明したアーキテクチャは、ユーザ
が「スタティックスケジュリング」の原理を用いること
を可能にし、それはアルゴリズムおよびそれが実行され
るべきシーケンスの完全な知識に基づいている。本質的
に、アルゴリズムはフレームごとにスペース／タイムチ
ャートにマップされる。各フレームはフレームにおける
特定の段階に実行されるサブルーチンまたはマイクロコ
ードモジュールのセットを含む。したがって、マスタマ
イクロプロセッサおよびストリームライン化信号プロセ
ッサは、プロセッサ間連絡がフレームにおける予め定め
られた段階において、たとえばデータ転送またはプロセ
ッサ間にわたされるパラメータのために行なわれる限
り、自律して動作する。
【００４４】スケジュールされたおよび非同期のイベン
トの両方を経験するシステムにおいて、衝突する典型的
なソースはアナログ入力／出力リソースである。優先順
位は、システムの一部が静的にスケジュールされたスト
リームライン化信号プロセッサに与えられ、それによっ
てその同期性を保つ。他方のストリームライン化信号プ
ロセッサはベクトルレジスタ機構２１４ないし２２０を
介して、システムスケジュールの非同期部分に応答する
ようプログラムされる。
【００４５】上記で述べたように、本発明は、スタティ
ックスケジュールイベントおよび非同期イベントの両方
が起こるシステムに特に適用できる。このようなシステ
ムの１つは光ディスクサーボである。光ディスクサーボ
は２つの主要な動作モードを有し、第１のものは定常ト
ラック追従、第２のものはトラック間シーク再位置決め
である。さらに、自動レーザパワー較正（ＡＬＰＣ）フ
ィールドの出会いのようないくつかの非同期イベントが
起こり、決められた時間内に応答を必要とする。
【００４６】スタティックスケジュールトラック追従に
おいて、第１の目的は重要なサーボループをクローズお
よび安定した状態に保つことである。重要なループはフ
ォーカス、微細位置、コース位置、読出／書込レーザパ
ワー、書込磁界強度、およびスピンドル角速度を含む。
これらは静的にスケジュールされる単一のストリームラ
イン化信号プロセッサおよび動作にマップおよびプログ
ラムされることができる。前に説明したページング機構
は、共通のリード／ラグ／積分器フィルタ構造がすべて
のサーボループによって使用されることを可能にし、そ
れによって命令ＲＡＭスペースを保つ。
【００４７】時間的な考慮を評価するため、光ディスク
サーボにおける典型的なフォーカスまたは位置トラッキ
ングループに対して、ループの時間の７５％以上が無限
インパルス応答または類似したフィルタ関数を計算する
のに費やすと発明者は定めた。４次無限インパルス応答
フィルタは、上記に述べたアーキテクチャを用いてたっ
た２１マシンサイクルで実現できることがわかった。サ
ーボ全部が約３０サイクルで実現できると仮定すると、
このようなサーボ４つは約１２０マシンサイクルで実現
することができる。これは、ストリームライン化信号プ
ロセッサのアーキテクチャで説明した並列性によって、
さらにトラッキングが失われたときに書込レーザを閉塞
する高速制限比較器動作における安全回路のような、シ
ステム要件をアドレスする特殊な関数ユニットのために
達成することができ、それによって隣接トラックのデー
タを保護し、トラッキングサーボループがこの機能を行
なう必要をなくす。
【００４８】１６ＭＨｚのクロックレートでは、単一の
ストリームライン化信号プロセッサは、サーボ誤差信号
を１３０ＫＨｚの速度でサンプルする間、すべてのメイ
ンサーボループをクローズしたままにする。７２００
ＲＰＭのスピンドル回転では、１３３ＫＨｚのサンプル
速度は、各サーボループが角回転度ごとに約３回サンプ
ルすることをもたらす。たった３０００ないし３６００
ＲＰＭのスピンドル回転速度で与えられる現行のデジタ
ルサーボ方式では、１回転角につき約４回少なくサンプ
ルされる。
【００４９】したがって、上記に説明したアーキテクチ
ャを用いて、単一のストリームライン化プロセッサは著
しい設計マージンでもって現行の光ディスクコントロー
ラの重要なサーボループを適切に処理する。これによっ
て第２のストリームライン化信号プロセッサが、アクチ
ュエータフィードフォワード電流の迅速な計算および信
頼性のある半径方向速度の予測によって、シークパフォ
ーマンスおよび正確さを促進することができる。
【００５０】シーク動作における問題は、アクチュエー
タを最小の時間で再位置付けするために必要なアクチュ
エータ駆動電流を計算することである。瞬時の位置付け
およびシーク軌道における速度はノイズのある信号をも
たらし、シークが完了すると、アクチュエータの再位置
付けを確認する必要があるという難しさがある。第１の
問題は図９に示される回路によって軽減され、上記で述
べたように、正確なトラッククロスイベントパルスおよ
びカウンティングを発生し、トラッククロス信号におけ
るノイズをきれいにするメカニズムを与える。回路は速
度プロフィールの演繹的知識を用いて、トラッククロス
イベントが起こると予期される時間のウィンドウを設定
し、このウィンドウ外の偽の信号を拒絶し、かつウィン
ドウ内のイベントを単一のパルスに限定する。
【００５１】半径方向速度の正確な予測は、第２のスト
リームライン化プロセッサを用いることによっても可能
である。第２のストリームライン化信号プロセッサはト
ラッククロスイベントからフレーム同期信号を引出し、
速度の推定値およびアクチュエータ駆動電流を計算す
る。簡単な方法は、ルックアップテーブルのパラメータ
として、瞬時速度およびクロスカウントとしてのトラッ
クを用いることであり、これはストリームライン化信号
プロセッサによってサポートされる。
【００５２】アクチュエータの正しい再位置付けを確認
する問題は、図２に示されるヘッダポートを介したトラ
ック位置の迅速な識別のための手段によって、制御装置
１００で軽減される。典型的に、ヘッダおよびセクタ情
報は利用可能になると直ちにヘッダポートＲＡＭ１５２
に非同期的に転送される。シークサーボは、ベクトルレ
ジスタ２１６および２１７の情報に基づいてシーケンサ
メモリアドレスカウンタ２１０によってシーケンサメモ
リ２０６における適切なスロットに誘導される。サブル
ーチンは次に実行して位置プロファイルにおける速度の
補正をシークすることができる。したがって、必要なの
はヘッダポートＲＡＭ１５２に情報を書込みかつベクト
ルレジスタの適切なトリガを発生するよう構成されるデ
ータチャネルコントローラである。
【００５３】静的にスケジュールすることができずかつ
ストリームライン化信号プロセッサのベクトルレジスタ
機構を利用してしまうイベントの別の例は、ＡＬＰＣメ
ディアイベントに出くわすことである。ＡＬＰＣイベン
トは光ディスクコントローラのレーザパワーを較正する
ために用いられるフィールドの最初を知らせる。連続的
に使用可能である、システムの静的にスケジュールされ
た部分に対するサーボ誤差信号と異なり、ＡＬＰＣイベ
ントは対象フィールドが光ヘッド下を通るときのみ起こ
り、それは迅速に処理されなければならない。これは本
発明のアーキテクチャによって達成することができる。
【００５４】システム初期化の際、マイクロプロセッサ
１０２はＡＬＰＣ較正サブルーチンをストリームライン
化信号プロセッサの命令ＲＡＭにロードし、ＡＬＰＣサ
ブルーチンの開始アドレスをストリームライン化信号プ
ロセッサのシーケンサメモリのスロットにロードし、次
にこのスロットのアドレスをストリームライン化信号プ
ロセッサのＥＸＴ ０ベクトルレジスタ２１６にロード
する。外部データチャネルコントローラがＡＬＰＣイベ
ントが起こったことを検出すると、トリガを出してスト
リームライン化信号プロセッサがＡＬＰＣサブルーチン
を実行するのを引起こす。その結果、演算が行なわれ、
適切なレーザパワー出力が発生する。
【００５５】上記で説明したサーボループ制御アーキテ
クチャに対して多くのほかの応用が存在することは明ら
かである。ここでの実施例は一例として与えられてお
り、限定するものではない。このアーキテクチャを用い
て、電源投入の後、ストリームライン化信号プロセッサ
はプログラムが動的にロードされ、動作を開始するため
にタイミングが設定される。ストリームライン化信号プ
ロセッサの命令はマスタプロセッサ１０２の入力／出力
スペースによって、または直接プログラム制御の下に、
または直接メモリアクセス（ＤＭＡ）技術を介してロー
ドされることができる。マスタマイクロプロセッサバス
１０４の外部制御は、マスタマイクロプロセッサ１０２
をホールド状態におき、制御装置１００の外部の演算素
子がバス１０４経由ですべての内部ブロックをアクセス
できるようにすることによって達成することができる。
さらに、いかなるデジタルプロセッサまたはプロセッサ
および論理の組合わせを用いて開示されたアーキテクチ
ャを実現することができるのは当業者にとって既知であ
る。
【図面の簡単な説明】
【図１】本発明に係るサーボまたは運動コントローラア
ーキテクチャの簡単なブロック図である。
【図２】本発明に係るサーボまたは運動コントローラの
詳細なブロック図である。
【図３】運動コントローラに用いられるストリームライ
ン化信号プロセッサのブロック図である。
【図４】アナログインタフェースのブロック図である。
【図５】本発明のサーボ制御装置に用いられる安全回路
のブロック図である。
【図６】パルス幅変調回路のブロック図である。
【図７】図６に示されるパルス幅変調回路に接続可能な
ドライバを示す図である。
【図８】パルス幅タイミング図である。
【図９】パルスカウント／識別回路のブロック図であ
る。
【符号の説明】 １０２ マスタマイクロプロセッサ １０４ データバス １０６ 第１ストリームライン化信号プロセッサ １０８ 第２ストリームライン化信号プロセッサ １１０ バスアービタ １２４ マルチチャネルＭｕｘ／ＡＤ変換器 １２６ 変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレット・スチュアート アメリカ合衆国、78703−2931 テキサス 州、フォレスト・トレイル、2105

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 サーボループ制御装置であって、 制御するべきサーボループからの信号を受取るよう配置
    される入力回路と、 制御するべきサーボループに信号を与えるよう配置され
    る出力回路と、 前記装置を制御するためのマスタプロセッサとを含み、
    前記マスタプロセッサは入力／出力バスアービタに接続
    され、さらに第２のプロセッサを含み、前記第２のプロ
    セッサは前記マスタプロセッサから自律して動作するよ
    うプログラムされ、特定の予めプログラムされたサーボ
    ループ制御タスク専用であり、かつ前記入力／出力バス
    アービタに接続され、 前記入力／出力バスアービタは、前記マスタプロセッサ
    および前記第２のプロセッサによって前記入力回路およ
    び前記出力回路へのアクセスを制御するよう構成され
    る、装置。
  2. 【請求項２】 前記第２のプロセッサは、割込なしで反
    復性の予めプログラムされたサーボループ処理命令を実
    行するための手段を含み、それによって前記マスタプロ
    グラムと独立したサーボループの動作を維持する、請求
    項１に記載の装置。
  3. 【請求項３】 複数個のベクトルレジスタをさらに含
    み、前記ベクトルレジスタは予め定義された条件の限定
    されたセットのもとで前記第２のプロセッサの前記サー
    ボループを割込むための手段を形成する、請求項２に記
    載の装置。
  4. 【請求項４】 前記第２のプロセッサによってアクセス
    されるための命令ＲＡＭをさらに含み、前記命令ＲＡＭ
    はユーザ定義サーボ制御ループルーチンのための命令を
    ストアする、請求項３に記載の装置。
  5. 【請求項５】 前記命令を実行しながら前記第２のプロ
    セッサによってアクセス可能なメモリをさらに含み、前
    記メモリは少なくとも１つのサブルーチンおよび前記ユ
    ーザ定義サーボ制御ループルーチンによって用いられる
    変数パラメータをアクセスのためにストアする、請求項
    ４に記載の装置。
  6. 【請求項６】 前記第２のプロセッサによってアクセス
    されるための命令ＲＯＭをさらに含み、前記命令ＲＯＭ
    は予め定義されたターンキールーチンのための命令をス
    トアし、サーボループを制御するために用いられる、請
    求項３に記載の装置。
  7. 【請求項７】 前記命令を実行しながら前記第２のプロ
    セッサによってアクセス可能なメモリをさらに含み、前
    記メモリは少なくとも１つのサブルーチンおよび前記タ
    ーンキールーチンによって用いられる変数パラメータを
    アクセスのためにストアする、請求項５に記載の装置。
  8. 【請求項８】 第３のプロセッサをさらに含み、前記第
    ３のプロセッサは非同期サーボループイベントを扱うた
    めに割込み可能である、請求項２に記載の装置。
  9. 【請求項９】 前記バスアービタは、前記入力および出
    力回路へのアクセスの優先順位を前記第２のプロセッサ
    に割当てるためのプログラム可能な手段を含み、それに
    よって前記第２のプロセッサタスクの同期性を保つ、請
    求項７に記載の装置。
  10. 【請求項１０】 前記入力回路は複数個の別個のチャネ
    ルで入力を受取るマルチプレクサを含み、前記マルチプ
    レクサは予め定められたシーケンスで各チャネルからの
    信号を周期的に出力する出力を有し、それによって前記
    出力で各チャネルのために新たに更新されたデータを維
    持する、請求項１に記載の装置。
  11. 【請求項１１】 前記マルチプレクサは、前記第２のプ
    ロセッサに応答して、前記予め定められたシーケンスを
    中断させおよび前記第２のプロセッサによってリクエス
    トされた特定チャネルのために信号を出力するための手
    段を有する、請求項９に記載の装置。
  12. 【請求項１２】 サーボループ制御の方法であって、 制御するべきサーボループからの信号を入力回路に受取
    るステップと、 出力回路によって、制御するべきサーボループに信号を
    与えるステップと、 入力／出力バスアービタに接続されるマスタプロセッサ
    で前記サーボループの全体の制御を実行するステップ
    と、 前記入力／出力バスアービタに接続される第２のプロセ
    ッサを前記マスタプロセッサと自律して動作させ、前記
    第２のプロセッサを特定の予めプログラムされたサーボ
    ループ制御タスク専用にするステップと、 前記入力／出力バスアービタでもって前記マスタプロセ
    ッサおよび前記第２のプロセッサによる前記入力回路お
    よび前記出力回路へのアクセスを制御するステップとを
    含む方法。
  13. 【請求項１３】 前記第２のプロセッサにおいて、割込
    なしで反復性の予めプログラムされたサーボループ処理
    命令を実行し、それによって前記マスタプログラムと独
    立したサーボループの動作を維持するステップをさらに
    含む、請求項１２に記載の方法。
  14. 【請求項１４】 複数個のベクトルレジスタによって、
    予め定義された条件の限定されたセットの下で前記第２
    のプロセッサにおける前記サーボループ処理を中断する
    ステップをさらに含む、請求項１３に記載の方法。
  15. 【請求項１５】 前記第２のプロセッサによってアクセ
    スするために、ユーザ定義サーボ制御ループルーチンの
    ための命令を命令ＲＡＭにストアするステップをさらに
    含む、請求項１４に記載の方法。
  16. 【請求項１６】 アクセスするために、少なくとも１つ
    のサブルーチンおよび前記ユーザ定義サーボ制御ループ
    ルーチンで用いられる変数パラメータを、命令を実行し
    ながら前記第２のプロセッサによってアクセス可能なメ
    モリにストアするステップをさらに含む、請求項１５に
    記載の方法。
  17. 【請求項１７】 前記第２のプロセッサによってアクセ
    スするために、サーボループを制御するために用いられ
    る予め定義されたターンキールーチンのための命令を、
    命令ＲＯＭにストアするステップをさらに含む、請求項
    １４に記載の方法。
  18. 【請求項１８】 アクセスするために、少なくとも１つ
    のサブルーチンおよび前記ターンキールーチンで用いら
    れる変数パラメータを、前記命令を実行しながら前記第
    ２のプロセッサによってアクセス可能なメモリにストア
    するステップをさらに含む、請求項１７に記載の方法。
  19. 【請求項１９】 非同期サーボループイベントを扱うた
    めに割込可能である第３のプロセッサによって前記非同
    期サーボループイベントを処理するステップをさらに含
    む、請求項１３に記載の方法。
  20. 【請求項２０】 前記バスアービタによって、前記入力
    および出力回路のアクセスの優先順位を前記第２のプロ
    セッサに割当て、それによって前記第２のプロセッサタ
    スクの同期性を保つステップを含む、請求項１９に記載
    の方法。
  21. 【請求項２１】 マルチプレクサの複数個の別個のチャ
    ネルに入力を受取り、予め定められたシーケンスで各チ
    ャネルから信号を周期的に出力およびアクセスし、それ
    によって前記出力で各チャネルのために新たに更新され
    たデータを維持するステップを含む、請求項１２に記載
    の方法。
  22. 【請求項２２】 前記第２のプロセッサに応答して、前
    記マルチプレクサは前記予め定められたシーケンスを中
    断させ、前記第２のプロセッサによってリクエストされ
    た特定のチャネルのための信号を出力するステップを含
    む、請求項２１に記載の方法。
JP5302983A 1992-12-03 1993-12-02 サーボループ制御装置およびその方法 Withdrawn JPH06214621A (ja)

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