JPH06215570A - １／２電源電圧発生回路 - Google Patents
１／２電源電圧発生回路Info
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- JPH06215570A JPH06215570A JP5008474A JP847493A JPH06215570A JP H06215570 A JPH06215570 A JP H06215570A JP 5008474 A JP5008474 A JP 5008474A JP 847493 A JP847493 A JP 847493A JP H06215570 A JPH06215570 A JP H06215570A
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Abstract
(57)【要約】
【目的】 消費電流を低減し、電源投入時および電源バ
ンプ時の電源電圧への追従性を向上させる。 【構成】 この発明の１／２Ｖｃｃ発生回路は、キャパ
シタ１〜３、ＮＭＯＳトランジスタ４およびＰＭＯＳト
ランジスタ５を含む。キャパシタ１〜３は、電源ノード
と接地ノードとの間に直列的に接続され、電源電圧を分
割してキャパシタ１と２との間の第１ノード１０の電位
を１／２Ｖｃｃ＋Ｖｔｈｎにし、キャパシタ２と３との
間の第２ノード１１の電位を１／２Ｖｃｃ−Ｖｔｈｐに
する。ＮＭＯＳトランジスタ４は、ドレイン電極が電源
ノードに、ソース電極がＰＭＯＳトランジスタ５のソー
ス電極とともに出力ノードＶｏｕｔに、ゲート電極が第
１ノード１０に接続される。ＰＭＯＳトランジスタ５
は、ドレイン電極が接地ノードに、ゲート電極が第２ノ
ードに接続される。
ンプ時の電源電圧への追従性を向上させる。 【構成】 この発明の１／２Ｖｃｃ発生回路は、キャパ
シタ１〜３、ＮＭＯＳトランジスタ４およびＰＭＯＳト
ランジスタ５を含む。キャパシタ１〜３は、電源ノード
と接地ノードとの間に直列的に接続され、電源電圧を分
割してキャパシタ１と２との間の第１ノード１０の電位
を１／２Ｖｃｃ＋Ｖｔｈｎにし、キャパシタ２と３との
間の第２ノード１１の電位を１／２Ｖｃｃ−Ｖｔｈｐに
する。ＮＭＯＳトランジスタ４は、ドレイン電極が電源
ノードに、ソース電極がＰＭＯＳトランジスタ５のソー
ス電極とともに出力ノードＶｏｕｔに、ゲート電極が第
１ノード１０に接続される。ＰＭＯＳトランジスタ５
は、ドレイン電極が接地ノードに、ゲート電極が第２ノ
ードに接続される。
Description
【０００１】
【産業上の利用分野】この発明は、電源電圧の１／２の
電位の電圧を発生させる１／２電源電圧発生回路に関す
るものである。
電位の電圧を発生させる１／２電源電圧発生回路に関す
るものである。
【０００２】
【従来の技術】電源電圧Ｖｃｃの半分の電位の電圧を発
生する回路（以下、１／２Ｖｃｃ発生回路と称する）
は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）のビット線対、データ入出力線対などのプリチャ
ージに用いられる。このように１／２Ｖｃｃによりプリ
チャージすることにより、ビット線の充放電電流を減ら
すことができる。
生する回路（以下、１／２Ｖｃｃ発生回路と称する）
は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）のビット線対、データ入出力線対などのプリチャ
ージに用いられる。このように１／２Ｖｃｃによりプリ
チャージすることにより、ビット線の充放電電流を減ら
すことができる。
【０００３】図３は、この発明の背景の一例を説明する
ためのイコライズ回路の回路図である。
ためのイコライズ回路の回路図である。
【０００４】イコライズ回路は、ＮＭＯＳトランジスタ
Ｑ1 、Ｑ2 およびＱ3 を含む。ＮＭＯＳトランジスタＱ
1 は、その一方電極がビット線ＢＬに接続され、その他
方電極がビット線／ＢＬに接続され、そのゲート電極が
イコライズ信号Ｅを受けるように接続される。ＮＭＯＳ
トランジスタＱ2 およびＱ3 は、ビット線ＢＬと／ＢＬ
との間に直列的に接続され、それらのゲート電極はイコ
ライズ信号Ｅを受けるように接続され、それらのドレイ
ン電極が１／２Ｖｃｃ発生回路１００に接続される。
Ｑ1 、Ｑ2 およびＱ3 を含む。ＮＭＯＳトランジスタＱ
1 は、その一方電極がビット線ＢＬに接続され、その他
方電極がビット線／ＢＬに接続され、そのゲート電極が
イコライズ信号Ｅを受けるように接続される。ＮＭＯＳ
トランジスタＱ2 およびＱ3 は、ビット線ＢＬと／ＢＬ
との間に直列的に接続され、それらのゲート電極はイコ
ライズ信号Ｅを受けるように接続され、それらのドレイ
ン電極が１／２Ｖｃｃ発生回路１００に接続される。
【０００５】動作において、待機中、すなわちデータの
入出力動作の前には、イコライズ信号ＥがＮＭＯＳトラ
ンジスタＱ1 〜Ｑ3 のゲート電極に与えられ、ＮＭＯＳ
トランジスタＱ1 〜Ｑ3 がオン状態となる。そして、１
／２Ｖｃｃ発生回路１００により発生される電源電圧Ｖ
ｃｃの半分の電位である１／２ＶｃｃがＮＭＯＳトラン
ジスタＱ2 およびＱ3 のソース電極をとおしてビット線
ＢＬ，／ＢＬに供給される。このようにして、ビット線
ＢＬ，／ＢＬが、それぞれ１／２Ｖｃｃにプリチャージ
される。
入出力動作の前には、イコライズ信号ＥがＮＭＯＳトラ
ンジスタＱ1 〜Ｑ3 のゲート電極に与えられ、ＮＭＯＳ
トランジスタＱ1 〜Ｑ3 がオン状態となる。そして、１
／２Ｖｃｃ発生回路１００により発生される電源電圧Ｖ
ｃｃの半分の電位である１／２ＶｃｃがＮＭＯＳトラン
ジスタＱ2 およびＱ3 のソース電極をとおしてビット線
ＢＬ，／ＢＬに供給される。このようにして、ビット線
ＢＬ，／ＢＬが、それぞれ１／２Ｖｃｃにプリチャージ
される。
【０００６】図４は、従来から一般的に使用されている
１／２Ｖｃｃ発生回路の回路図である。
１／２Ｖｃｃ発生回路の回路図である。
【０００７】図４を参照して、この１／２Ｖｃｃ発生回
路は、ＮＭＯＳトランジスタ４、ＰＭＯＳトランジスタ
５、抵抗６、７および８を含む。抵抗６〜８は、電源ノ
ードＶｃｃと接地ノードＧＮＤとの間に直列に接続され
る。ＮＭＯＳトランジスタ４は、そのドレイン電極が電
源ノードＶｃｃに接続され、そのソース電極がＰＭＯＳ
トランジスタ５のソース電極とともに出力ノードＶｏｕ
ｔに接続され、そのゲート電極が抵抗６と抵抗７との間
に接続される。ＰＭＯＳトランジスタ５は、ソース電極
が接地ノードＧＮＤに接続され、そのゲート電極が抵抗
７と抵抗８との間に接続される。
路は、ＮＭＯＳトランジスタ４、ＰＭＯＳトランジスタ
５、抵抗６、７および８を含む。抵抗６〜８は、電源ノ
ードＶｃｃと接地ノードＧＮＤとの間に直列に接続され
る。ＮＭＯＳトランジスタ４は、そのドレイン電極が電
源ノードＶｃｃに接続され、そのソース電極がＰＭＯＳ
トランジスタ５のソース電極とともに出力ノードＶｏｕ
ｔに接続され、そのゲート電極が抵抗６と抵抗７との間
に接続される。ＰＭＯＳトランジスタ５は、ソース電極
が接地ノードＧＮＤに接続され、そのゲート電極が抵抗
７と抵抗８との間に接続される。
【０００８】次に動作について説明する。抵抗６、７お
よび８による電圧降下により、ＮＭＯＳトランジスタ４
およびＰＭＯＳトランジスタ５のゲート電極に一定の電
位が印加される。電源ノードＶｃｃに接続されたＮＭＯ
Ｓトランジスタ４は、出力ノードの電位Ｖｏｕｔ、ゲー
ト電極の電位Ｖｇｎ、およびスレッシュホールド電圧を
Ｖｔｈｎが下記の（１）式の関係となるときに、アクテ
ィブ状態となり、正の電荷を供給する。
よび８による電圧降下により、ＮＭＯＳトランジスタ４
およびＰＭＯＳトランジスタ５のゲート電極に一定の電
位が印加される。電源ノードＶｃｃに接続されたＮＭＯ
Ｓトランジスタ４は、出力ノードの電位Ｖｏｕｔ、ゲー
ト電極の電位Ｖｇｎ、およびスレッシュホールド電圧を
Ｖｔｈｎが下記の（１）式の関係となるときに、アクテ
ィブ状態となり、正の電荷を供給する。
【０００９】 Ｖｏｕｔ＜Ｖｇｎ−Ｖｔｈｎ …（１） また、接地ノードＧＮＤに接続されたＰＭＯＳトランジ
スタ５は、出力ノードＶｏｕｔ、ゲート電極の電位Ｖｇ
ｐおよびスレッシュホールド電圧Ｖｔｈｐが下記の
（２）式の関係となるときにアクティブ状態となり、負
電荷を供給する。
スタ５は、出力ノードＶｏｕｔ、ゲート電極の電位Ｖｇ
ｐおよびスレッシュホールド電圧Ｖｔｈｐが下記の
（２）式の関係となるときにアクティブ状態となり、負
電荷を供給する。
【００１０】 Ｖｏｕｔ＞Ｖｇｐ＋｜Ｖｔｈｐ｜ …（２） （１／２Ｖｃｃ＋Ｖｔｈｎ）→（１／２Ｖｃｃ−｜Ｖｔｈｐ｜） これらの（１）（２）式から、ＮＭＯＳトランジスタ４
のゲート電極に（１／２Ｖｃｃ＋Ｖｔｈｎ）電位を与
え、ＰＭＯＳトランジスタ５のゲート電極に（１／２Ｖ
ｃｃ−｜Ｖｔｈｐ｜）の電位を与えておくと、出力ノー
ドＶｏｕｔの電位を１／２Ｖｃｃに保つことが可能であ
る（ここで、Ｖｃｃは電源電圧の電位である）。
のゲート電極に（１／２Ｖｃｃ＋Ｖｔｈｎ）電位を与
え、ＰＭＯＳトランジスタ５のゲート電極に（１／２Ｖ
ｃｃ−｜Ｖｔｈｐ｜）の電位を与えておくと、出力ノー
ドＶｏｕｔの電位を１／２Ｖｃｃに保つことが可能であ
る（ここで、Ｖｃｃは電源電圧の電位である）。
【００１１】
【発明が解決しようとする課題】従来の１／２Ｖｃｃ発
生回路は、以上のように構成されているので、抵抗６、
７および８に貫通電流が流れ、低消費電流化への障害と
なっている。また、貫通電流を抑えるために、抵抗６、
７および８の抵抗値を大きくすると、電源投入時、およ
びバンプ時の電源電圧への追従性が悪化する。
生回路は、以上のように構成されているので、抵抗６、
７および８に貫通電流が流れ、低消費電流化への障害と
なっている。また、貫通電流を抑えるために、抵抗６、
７および８の抵抗値を大きくすると、電源投入時、およ
びバンプ時の電源電圧への追従性が悪化する。
【００１２】この発明は、上記のような問題点を解消す
るためになされたものであり、低消費電流化を可能とす
るとともに、電源投入時および電源バンプ時の電源電圧
への追従性を向上させることのできる１／２Ｖｃｃ発生
回路を得ることを目的としている。
るためになされたものであり、低消費電流化を可能とす
るとともに、電源投入時および電源バンプ時の電源電圧
への追従性を向上させることのできる１／２Ｖｃｃ発生
回路を得ることを目的としている。
【００１３】
【課題を解決するための手段】請求項１の発明に係る１
／２電源電圧発生回路は、少なくとも３つの容量性素
子、第１および第２ノード、Ｎチャネルトランジスタお
よびＰチャネルトランジスタを含む。少なくとも３つの
容量性素子は、電源ノードと接地ノードとの間に直列的
に接続される。第１および第２ノードは、少なくとも３
つの容量性素子どうしの間に設けられる。Ｎチャネルト
ランジスタは、一方電極が電源ノードに接続され、制御
電極が第１ノードに接続される。Ｐチャネルトランジス
タは、一方電極が接地ノードに接続され、他方電極がＮ
チャネルトランジスタの他方電極とともに出力ノードに
接続され、制御電極が第２ノードに接続される。
／２電源電圧発生回路は、少なくとも３つの容量性素
子、第１および第２ノード、Ｎチャネルトランジスタお
よびＰチャネルトランジスタを含む。少なくとも３つの
容量性素子は、電源ノードと接地ノードとの間に直列的
に接続される。第１および第２ノードは、少なくとも３
つの容量性素子どうしの間に設けられる。Ｎチャネルト
ランジスタは、一方電極が電源ノードに接続され、制御
電極が第１ノードに接続される。Ｐチャネルトランジス
タは、一方電極が接地ノードに接続され、他方電極がＮ
チャネルトランジスタの他方電極とともに出力ノードに
接続され、制御電極が第２ノードに接続される。
【００１４】請求項２の発明に係る１／２電源電圧発生
回路は、請求項１の発明と同様に少なくとも３つの容量
性素子、第１および第２ノード、Ｎチャネルトランジス
タ、およびＰチャネルトランジスタを含み、さらに少な
くとも３つの抵抗素子および第３および第４ノードを含
む。少なくとも３つの抵抗素子は、電源ノードと接地ノ
ードとの間に直列的に接続される。第３および第４ノー
ドは、少なくとも３つの抵抗素子間に設けられ、第３ノ
ードは第１ノードに接続され、第４ノードは第２ノード
に接続される。
回路は、請求項１の発明と同様に少なくとも３つの容量
性素子、第１および第２ノード、Ｎチャネルトランジス
タ、およびＰチャネルトランジスタを含み、さらに少な
くとも３つの抵抗素子および第３および第４ノードを含
む。少なくとも３つの抵抗素子は、電源ノードと接地ノ
ードとの間に直列的に接続される。第３および第４ノー
ドは、少なくとも３つの抵抗素子間に設けられ、第３ノ
ードは第１ノードに接続され、第４ノードは第２ノード
に接続される。
【００１５】
【作用】請求項１の発明では、電源ノードと接地ノード
との間に容量性素子が直列的に接続されいるので、各容
量性素子間の電圧は、 Ｖ1 ：Ｖ2 ：Ｖ3 ・・・＝１／ｃ1 ：１／ｃ2 ：１／ｃ
3 ・・・で一意的に定まる。それにより、電源電圧が急
に変動しても、消費電流はほとんどなく、速やかに第１
および第２ノードの電位を決定することができる。した
がって、第１および第２ノードの電位は、電源投入時お
よび電源バンプ時において電源電圧を容量比で定まる電
位に速やかに収束することができる。この第１および第
２ノード電圧を受けて、Ｎチャネルトランジスタおよび
Ｐチャネルトランジスタの出力を速やかに１／２Ｖｃｃ
にすることができる。
との間に容量性素子が直列的に接続されいるので、各容
量性素子間の電圧は、 Ｖ1 ：Ｖ2 ：Ｖ3 ・・・＝１／ｃ1 ：１／ｃ2 ：１／ｃ
3 ・・・で一意的に定まる。それにより、電源電圧が急
に変動しても、消費電流はほとんどなく、速やかに第１
および第２ノードの電位を決定することができる。した
がって、第１および第２ノードの電位は、電源投入時お
よび電源バンプ時において電源電圧を容量比で定まる電
位に速やかに収束することができる。この第１および第
２ノード電圧を受けて、Ｎチャネルトランジスタおよび
Ｐチャネルトランジスタの出力を速やかに１／２Ｖｃｃ
にすることができる。
【００１６】請求項２の発明では、電源ノードと接地ノ
ードとの間に直列的に少なくとも３つの抵抗を接続して
いるので、第１ノードおよび第２ノードに微量な電荷リ
ークが生じても、このリークした分を補うことができ
る。
ードとの間に直列的に少なくとも３つの抵抗を接続して
いるので、第１ノードおよび第２ノードに微量な電荷リ
ークが生じても、このリークした分を補うことができ
る。
【００１７】
実施例１ 図１は、この発明に係る１／２Ｖｃｃ発生回路の一実施
例を示す回路図である。
例を示す回路図である。
【００１８】図１を参照して、この１／２Ｖｃｃ発生回
路は、キャパシタ１、２および３、ＮＭＯＳトランジス
タ４、ＰＭＯＳトランジスタ５を含む。キャパシタ１、
２および３は、電源ノードＶｃｃと接地ノードＧＮＤと
の間に直列に接続される。キャパシタ１とキャパシタ２
との間には、第１ノード１０が設けられ、キャパシタ３
とキャパシタ４との間には第２ノード１１が設けられ
る。第１ノード１０の電位は、１／２Ｖｃｃ＋Ｖｔｈ
ｎ、第２ノード１１の電位は、１／２Ｖｃｃ−｜Ｖｔｈ
ｐ｜に設定している。
路は、キャパシタ１、２および３、ＮＭＯＳトランジス
タ４、ＰＭＯＳトランジスタ５を含む。キャパシタ１、
２および３は、電源ノードＶｃｃと接地ノードＧＮＤと
の間に直列に接続される。キャパシタ１とキャパシタ２
との間には、第１ノード１０が設けられ、キャパシタ３
とキャパシタ４との間には第２ノード１１が設けられ
る。第１ノード１０の電位は、１／２Ｖｃｃ＋Ｖｔｈ
ｎ、第２ノード１１の電位は、１／２Ｖｃｃ−｜Ｖｔｈ
ｐ｜に設定している。
【００１９】ＮＭＯＳトランジスタ４は、そのドレイン
電極が電源ノードＶｃｃに接続され、そのソース電極が
ＰＭＯＳトランジスタ５のソース電極とともに出力ノー
ドＶｏｕｔに接続され、そのゲート電極が第１ノード１
０に接続される。ＰＭＯＳトランジスタ５は、そのドレ
イン電極が接地ノードＧＮＤ２に接続され、そのゲート
電極が第２ノード１１に接続される。
電極が電源ノードＶｃｃに接続され、そのソース電極が
ＰＭＯＳトランジスタ５のソース電極とともに出力ノー
ドＶｏｕｔに接続され、そのゲート電極が第１ノード１
０に接続される。ＰＭＯＳトランジスタ５は、そのドレ
イン電極が接地ノードＧＮＤ２に接続され、そのゲート
電極が第２ノード１１に接続される。
【００２０】次に、図１に示した１／２Ｖｃｃ発生回路
の動作を説明する。まず、電源電圧Ｖｃｃが投入される
と、キャパシタ１、２および３により第１ノード１０お
よび第２ノード１１の電位はそれぞれ、
の動作を説明する。まず、電源電圧Ｖｃｃが投入される
と、キャパシタ１、２および３により第１ノード１０お
よび第２ノード１１の電位はそれぞれ、
【００２１】
【数１】
【００２２】となる。このとき消費される電流がキャパ
シタ１、２および３の容量Ｃ2 、Ｃ 2 、およびＣ3 に充
電される電流のみであり図４に示した１／２Ｖｃｃ発生
回路のごとく貫通電流は流れない。
シタ１、２および３の容量Ｃ2 、Ｃ 2 、およびＣ3 に充
電される電流のみであり図４に示した１／２Ｖｃｃ発生
回路のごとく貫通電流は流れない。
【００２３】さらに、電源バンプが生じても、上記
（３）式に従って、第１ノードの電位Ｖ 1 0 および第２
ノードの電位Ｖ1 1 が定まる。この１／２Ｖｃｃ発生回
路では、キャパシタ１、２および３の容量値Ｃ1 、Ｃ2
およびＣ3 によって電源電圧を分割し第１および第２ノ
ード１０および１１の電位Ｖ1 0 およびＶ1 1 を決定し
ているため、電源電圧に対する追従性が向上される。
（３）式に従って、第１ノードの電位Ｖ 1 0 および第２
ノードの電位Ｖ1 1 が定まる。この１／２Ｖｃｃ発生回
路では、キャパシタ１、２および３の容量値Ｃ1 、Ｃ2
およびＣ3 によって電源電圧を分割し第１および第２ノ
ード１０および１１の電位Ｖ1 0 およびＶ1 1 を決定し
ているため、電源電圧に対する追従性が向上される。
【００２４】実施例２図１に示した実施例では、キャパ
シタ１、２および３のみでＮＭＯＳトランジスタ４およ
びＰＭＯＳトランジスタ５のゲート電極の電位を決定し
ているが、キャパシタ１、２および３は、ＭＯＳ構造に
よって作られるので、第１ノード１０および第２ノード
１１に微量な電荷リークが発生する可能性がある。この
微量な電荷のリーク分を補うことのできる１／２Ｖｃｃ
発生回路を図２に示す。
シタ１、２および３のみでＮＭＯＳトランジスタ４およ
びＰＭＯＳトランジスタ５のゲート電極の電位を決定し
ているが、キャパシタ１、２および３は、ＭＯＳ構造に
よって作られるので、第１ノード１０および第２ノード
１１に微量な電荷リークが発生する可能性がある。この
微量な電荷のリーク分を補うことのできる１／２Ｖｃｃ
発生回路を図２に示す。
【００２５】図２に示す１／２Ｖｃｃ発生回路が図１に
示す１／２Ｖｃｃ発生回路と異なるところはサステイン
回路１２が追加されていることである。
示す１／２Ｖｃｃ発生回路と異なるところはサステイン
回路１２が追加されていることである。
【００２６】このサステイン回路１２は、電源ノードＶ
ｃｃと接地ノードＧＮＤとの間に直列に接続される抵抗
６、７および８を含む。抵抗６、７および８の抵抗値の
関係は、第１ノード１０および第２ノード１１の電位
を、それぞれ（Ｖｃｃ＋Ｖｔｈｎ）、（Ｖｃｃ−｜Ｖｔ
ｈｐ｜）になるようにしたものであり、抵抗６、７およ
び８の抵抗値は十分大きく、かつリーク分を補う程度の
ものである。
ｃｃと接地ノードＧＮＤとの間に直列に接続される抵抗
６、７および８を含む。抵抗６、７および８の抵抗値の
関係は、第１ノード１０および第２ノード１１の電位
を、それぞれ（Ｖｃｃ＋Ｖｔｈｎ）、（Ｖｃｃ−｜Ｖｔ
ｈｐ｜）になるようにしたものであり、抵抗６、７およ
び８の抵抗値は十分大きく、かつリーク分を補う程度の
ものである。
【００２７】
【発明の効果】以上のように、この発明に係る１／２Ｖ
ｃｃ発生回路によれば、ゲート電極の電位を決定するた
めの回路として、電源ノードと接地ノードとの間に直列
結合した少なくとも３つの容量性素子を用いているの
で、従来の１／２Ｖｃｃ発生回路よりも低消費電流化す
ることが可能であり、かつ電源投入時およびバンプ時の
電源電圧への追従性を向上させることができる。
ｃｃ発生回路によれば、ゲート電極の電位を決定するた
めの回路として、電源ノードと接地ノードとの間に直列
結合した少なくとも３つの容量性素子を用いているの
で、従来の１／２Ｖｃｃ発生回路よりも低消費電流化す
ることが可能であり、かつ電源投入時およびバンプ時の
電源電圧への追従性を向上させることができる。
【図１】この発明に係る１／２Ｖｃｃ発生回路の一実施
例を示す回路図である。
例を示す回路図である。
【図２】この発明に係る１／２Ｖｃｃ発生回路のもう一
つの実施例を示す回路図である。
つの実施例を示す回路図である。
【図３】この発明の背景の事例を説明するためのイコラ
イズ回路の回路図である。
イズ回路の回路図である。
【図４】従来の１／２Ｖｃｃ発生回路の回路図である。
１〜３ キャパシタ ４ Ｎチャネルトランジスタ ５ Ｐチャネルトランジスタ ６〜８ 抵抗 １０ 第１ノード １１ 第２ノード １２ サステイン回路 Ｖｏｕｔ 出力ノード Ｖｃｃ 電源ノード ＧＮＤ 接地ノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ
Claims (2)
- 【請求項１】 電源電圧の半分の電圧を発生する１／２
電源電圧発生回路であって、 電源ノードと接地ノードとの間に直列的に接続される少
なくとも３つの容量性素子、 前記少なくとも３つの容量性素子同志の間に設けられる
第１および第２ノード、 一方電極が、前記電源ノードに接続され、制御電極が前
記第１ノードに接続されるＮチャネルトランジスタ、 一方電極が前記接地ノードに接続され、他方電極が前記
Ｐチャネルトランジスタの他方電極とともに出力ノード
に接続され、制御電極が前記第２ノードに接続されるＰ
チャネルトランジスタ、 を含むことを特徴とする１／２電源電圧発生回路。 - 【請求項２】 電源電圧の半分の電圧を発生する１／２
電源電圧発生回路であって、 電源ノードと接地ノードとの間に直列的に接続される少
なくとも３つの容量性素子、 前記少なくとも３つの容量性素子同志の間に設けられる
第１および第２ノード、 一方電極が、前記電源ノードに接続され、制御電極が前
記第１ノードに接続されるＮチャネルトランジスタ、 一方電極が前記接地ノードに接続され、他方電極が前記
Ｐチャネルトランジスタの他方電極とともに出力ノード
に接続され、制御電極が前記第２ノードに接続されるＰ
チャネルトランジスタ、 前記電源ノードと接地ノードとの間に直列的に接続され
る少なくとも３つの抵抗素子、 前記少なくとも３つの抵抗素子同志の間に設けられ、前
記第１ノードに接続される第３ノードおよび前記第２ノ
ードに接続される第４ノード、 を含むことを特徴とする１／２電源電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008474A JPH06215570A (ja) | 1993-01-21 | 1993-01-21 | １／２電源電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008474A JPH06215570A (ja) | 1993-01-21 | 1993-01-21 | １／２電源電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215570A true JPH06215570A (ja) | 1994-08-05 |
Family
ID=11694116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008474A Withdrawn JPH06215570A (ja) | 1993-01-21 | 1993-01-21 | １／２電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215570A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801412A (en) * | 1995-09-04 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitance element with excellent area efficiency |
| WO1999030419A1 (de) * | 1997-12-11 | 1999-06-17 | Infineon Technologies Ag | Pufferschaltung |
| US6034391A (en) * | 1996-06-21 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| KR100713907B1 (ko) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
-
1993
- 1993-01-21 JP JP5008474A patent/JPH06215570A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801412A (en) * | 1995-09-04 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitance element with excellent area efficiency |
| US6034391A (en) * | 1996-06-21 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| US6222223B1 (en) | 1996-06-21 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| WO1999030419A1 (de) * | 1997-12-11 | 1999-06-17 | Infineon Technologies Ag | Pufferschaltung |
| US6317378B1 (en) | 1997-12-11 | 2001-11-13 | Infineon Technologies Ag | Buffer circuit |
| KR100713907B1 (ko) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
| US7446569B2 (en) | 2005-06-10 | 2008-11-04 | Hynix Semiconductor Inc. | Line driving circuit of semiconductor device |
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