JPH0621987B2 - マイクロプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロ命令の実行中に、次に実行すべきマ
イクロ命令の先取りを行うことを可能とするマイクロプ
ログラム制御装置に関する。

（従来の技術） 従来、この種のマイクロプログラム制御装置は、制御記
憶から読出されたマイクロ命令をレジスタに保持し、こ
のレジスタからの出力により、制御記憶制御回路がハー
ドウェアの制御を行っていた。

（発明が解決しようとする問題点） 上述した従来のマイクロプログラム制御装置は、制御記
憶から読出されたマイクロ命令を保持するレジスタから
の出力により、制御記憶制御回路がハードウェアを制御
しているので、制御記憶制御回路がこのレジスタの内容
をデコードしてから実際にハードウェアの制御を完了す
るまでの時間が長くかかる。この時間が制御クロックの
周期を決定するので、制御クロックの周期を短くして性
能を向上させることができないという問題点があった。

（問題点を解決するための手段） 上述した従来の問題点を解決するために本発明が提供す
るマイクロプログラム制御装置は、制御記憶から読出さ
れたマイクロ命令を保持する第１のレジスタとは別に、
この第１のレジスタの出力の一部をデコードするための
情報を格納する記憶手段により第１のレジスタの内容を
デコードした結果を保持する第２のレジスタを設けてい
る。

また、この第１のレジスタの出力の一部により動作する
分岐制御回路及びアドレス制御回路を有し、このアドレ
ス制御回路により制御されて第１のレジスタに保持する
マイクロ命令の制御記憶のアドレス及び第２のレジスタ
に保持するマイクロ命令の制御記憶のアドレスを保持す
る２つのアドレスレジスタを有している。

第１のレジスタにマイクロ命令が保持されると、このマ
イクロ命令は前記記憶手段の内容に従ってデコードされ
て、デコード結果が第２のレジスタに保持される。この
とき同時に、第１のレジスタの出力により前記分岐制御
回路またはアドレス制御回路が動作し、次に実行すべき
マイクロ命令のアドレスを前記制御記憶に与え、この制
御記憶から読出されたマイクロ命令が第１のレジスタに
保持される。

第１のレジスタに保持される次に実行されるべきマイク
ロ命令のアドレスとしては、現在実行中のマイクロ命令
のアドレスの次のアドレス，ハードウェアにより生成さ
れるアドレスまたはサブルーチンコール等によるジャン
プ先アドレスが考えられる。本発明は、第１のレジスタ
に前記ジャンプ先アドレスが保持されている場合に、ジ
ャンプ先のマイクロ命令を実行した後に戻るべき戻りア
ドレスを保持するアドレススタックを有しており、この
アドレススタックに保持された戻りアドレスと第１のレ
ジスタに保持されたマイクロ命令の制御記憶のアドレス
とが一致したときに、この戻りアドレスを前記制御記憶
に与える。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例のマイクロプログラム制御装
置のブロック回路図である。

制御記憶（ＣＳ）１にはマイクロ命令の集合体であるマ
イクロプログラムが記憶されている。本実施例では、分
岐時の命令の読出しを高速に実施するために４個のＣＳ
１を並列的に配置しており、セレクタ２により、これら
の４個のＣＳ１の出力のうちの１個が選択される。ＣＳ
Ｒ３は、セレクタ２により選択されて出力されたマイク
ロ命令を一時的に保持するレジスタである。ＲＡＭデコ
ーダ４は、ＣＳＲ３の出力の一部をデコードするために
必要な情報を記憶している。普通にデコーダと呼ばれて
いる回路では、入力の１パターンにより出力信号のうち
１本が有効となるが、ＲＡＭデコーダでは、入力の１パ
ターンに対応して出力信号を１つの組み合わせとして有
効にできるから、少ないハードウエア量で複雑な制御が
可能となる。ＤＲ５は、ＣＳＲ３の一部とＲＡＭデコー
ダ４の一部とを一時的に保持するレジスタである。制御
記憶制御回路（ＣＳＣ）６は、ＤＲ５の出力により実際
にハードウェアを制御する制御回路である。分岐制御回
路（ＢＲＣ）７は、ＣＳＲ３及びＣＳＣ６から情報を受
けて、マイクロプログラムにおける分岐命令時の制御を
行う制御回路である。ＥＣＣ８は、ＣＳＲ３の出力のエ
ラー訂正及び検出を行う回路である。ＣＩＡ９及びＣＣ
Ａ11は、ＣＳ１に対するアドレス情報を保持するアドレ
スレジスタである。そのＣＣＡ１１はＣＳ１の読み出し
アドレスを与える。セレクタ10及び13は、このアドレス
情報を選択するレジスタである。アドレススタック14
は、マイクロ命令を実行した後の戻りアドレスを複数個
スタックするレジスタファイルである。加算器12は、Ｃ
ＣＡ11から出力されたアドレスに１をプラスする回路で
ある。アドレス制御回路（ＡＲＣ）15は、ＣＩＡ９，Ｃ
ＣＡ11，アドレススタック14，ＣＥＡ16，セレクタ10及
び13を制御する回路である。ＣＥＡ16は、アドレスを保
持するレジスタであり、一致回路17は、このＣＥＡ16と
ＣＣＡ11との一致を検出する回路である。

第２図は本実施例のマイクロプログラム制御装置を適用
した情報処理システムの構成図である。

この情報処理システムは、主記憶装置（ＭＭ）20と、１
つまたは複数の中央処理装置（ＣＰＵ）22と、１つまた
は複数のチャネル制御装置（ＩＯＰ）23と、これらを接
続するバス21とからなる。本実施例のマイクロプログラ
ム制御装置は、ＣＰＵ22の中に含まれている。

第３図は第２図のＣＰＵ22の構成を示すブロック図であ
る。

ＣＰＵ22は、主記憶アクセス制御部（ＭＢＵ）30と演算
制御部（ＥＸＵ）31と先取り制御部（ＰＦＵ）32とマイ
クロプログラム制御部（ＣＳＵ）33とからなり、本実施
例のマイクロプログラム制御装置はＣＳＵ33に該当する
ものである。ＭＢＵ30は、バッファ記憶，アドレス変換
バッファ及びアドレス変換手段を有し、ＭＭ20へのアク
セス要求を制御する。ＥＸＵ31は、演算回路を有し、演
算制御を行う。ＰＦＵ32は、命令バッファ記憶を持ち、
命令の先取り制御を行う。

第４図は第１図のＢＲＣ７の回路図である。ＢＲＣ７
は、デコーダ40とカウンタ41と分岐判定回路42とフリッ
プフロップ43とＡＮＤゲート44，46，47とＯＲゲート4
5，48，49とから構成されている。

次に、本実施例の動作について図面を参照して説明す
る。

第５図，第６図及び第７図はマイクロプログラムの処理
の例を示すフローチャートであり、第５図及び第６図は
それぞれのタイムチャートを示している。

最初に、ＣＰＵ22のＦＰＵ32において、１つの命令がフ
ェッチされ、命令がデコードされ、ＣＳ１に対する開始
アドレスが生成されてセレクタ13に与えられる。このア
ドレスはＣＩＡ９にセットされ、セレクタ10に与えられ
る。ここで、ＦＰＵ32からのハードウェア制御信号（Ｈ
ＷＣ）により、ＣＩＡ９の出力がセレクタ10で選択さ
れ、セレクタ１０の出力はＣＣＡ１１に格納されてから
ＣＣＡ１１の出力としてＣＳ１に与えられる。

例えば、第５図において、マイクロ命令A0のアドレスが
上述のようにしてＣＳ１に与えられ、マイクロ命令A0が
ＣＳＲ３に読出されたときには、次にはマイクロ命令A1
を実行するような指示がなされており、この指示がＡＲ
Ｃ15でデコードされる。次に実行されるマイクロ命令A1
のアドレスは、マイクロ命令A0から取出されてＡＲＧと
して与えられる。セレクタ10は、ＡＲＣ15の指示により
ＡＲＧの出力を選択する。これによりマイクロ命令A1の
アドレスがＣＳ１に与えられ、マイクロ命令A1がＣＳＲ
３に読出される。このとき、マイクロ命令A0は、ＲＡＭ
デコーダ４でデコードされてＤＲ５に出力され、ＣＳＣ
６の制御により実行されている。同様に、マイクロ命令
A1がＤＲ５に出力されて実行されているときには、マイ
クロ命令A2がＣＳＲ３に読出されている。

ここで、第５図の例において、マイクロ命令A2は条件分
岐命令となっているので、ＡＲＣ15は、ＡＲＧの出力が
選択されるようセレクタ10に指示し、セレクタ２は、Ｂ
ＲＣ７における条件判定結果に従って、次に実行すべき
マイクロ命令B0またはB1をＣＳＲ３に読出すことにな
る。

第６図は、カウンタを設定し、処理とともにカウンタの
値を減じていき、カウンタの値が“０”となったときに
次のマイクロ命令を実行するループ命令を示す例であ
る。

第６図において、マイクロ命令C1で例えば“５”という
値がＡＲＧとして第４図のカウンタ41にセットされた場
合に、マイクロ命令D0では、カウンタ41から１を減じて
この結果の値を判定する処理が行われる。この処理を５
回繰返してカウンタ41の値が“０”になると、フリップ
フロップ43がセットされて、６回目にマイクロ命令D0が
実行されると分岐条件が成立してマイクロ命令D1へジャ
ンプすることとなる。

第７図は、マイクロ命令E0→E1→E2→E3→E4の後に他の
マイクロプログラムのマイクロ命令F1→F2→F3→F4を実
行してからマイクロ命令E5を実行するというケースを示
している。

これは、マイクロ命令E3でＣＥＡ16にマイクロ命令F4の
アドレスを設定し、マイクロ命令E4でＣＩＡ９に保持さ
れているマイクロ命令E4のアドレスに加算器12により１
を加算したアドレス（マイクロ命令E5のアドレス）をア
ドレススタック14にスタックしてから、マイクロ命令F1
へジャンプすることにより実行される。マイクロ命令F1
→F2→F3→F4を実行した後は、アドレススタック14から
の出力がセレクタ10で選択されてマイクロ命令E5が実行
されることとなる。マイクロ命令E4の実行後にマイクロ
命令F1だけを実行してからマイクロ命令E5を実行する場
合には、マイクロ命令E4でマイクロ命令F1へジャンプす
るとともに、ＣＩＡ９にマイクロ命令E4のアドレスに加
算器12により１を加算したアドレス（マイクロ命令E5の
アドレス）を格納し、次にＣＩＡ９の出力をセレクタ10
で選択することにより実現できる。

また、カウンタ41への入力は、ＣＳＲ３からの出力のみ
ではなく、ＥＸＵ31からの出力を選択して設定するよう
な構成にしてもよい。

これらは、いずれもＣＳＲ３の出力をＤＲ５に保持し、
ＤＲ５に保持されたマイクロ命令を実行すると同時に、
次に実行すべきマイクロ命令のアドレスを制御してＣＳ
Ｒ３に次に実行すべきマイクロ命令を保持することによ
り、性能を落とさずに処理ができる。

（発明の効果） 以上に説明したように本発明は、制御記憶から読出した
マイクロ命令を保持する第１のレジスタと、このマイク
ロ命令をデコードした結果を保持する第２のレジスタと
の２段のレジスタを使用し、かつ、分岐制御回路及びア
ドレス制御回路が第１のレジスタからの出力により動作
し、カウンタ等による条件分岐及び繰返し実行後の分岐
判定回路を分岐制御回路中に備えることにより、単純に
２段のレジスタを持つだけでは著しい性能低下がある分
岐条件の判定を遅延することなく実行できる。そこで、
本発明によれば、２段レジスタ化による制御クロックの
高速化を実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプログラム制御装
置のブロック回路図、第２図は本実施例のマイクロプロ
グラム制御装置を適用した情報処理システムの構成図、
第３図は第２図の中央処理装置の構成を示すブロック
図、第４図は第１図の分岐制御回路の回路図、第５図，
第６図及び第７図はマイクロプログラムの処理の例を示
すフローチャートである。 １……制御記憶（ＣＳ）、２……セレクタ、３……ＣＳ
Ｒ、４……ＲＡＭデコーダ、５……ＤＲ、６……制御記
憶制御回路（ＣＳＣ）、７……分岐制御回路（ＢＲ
Ｃ）、８……ＥＣＣ、９……ＣＩＡ、10，13……セレク
タ、11……ＣＣＡ、12……加算器、14……アドレススタ
ック、15……アドレス制御回路（ＡＲＣ）、16……ＣＥ
Ａ、17……一致回路、20……主記憶装置（ＭＭ）、21…
…バス、22……中央処理装置（ＣＰＵ）、23……チャネ
ル制御装置（ＩＯＰ）、30……主記憶アクセス制御部
（ＭＢＵ）、31……演算制御部（ＥＸＵ）、32……先取
り制御部（ＰＦＵ）、33……マイクロプログラム制御部
（ＣＳＵ）、40……デコーダ、41……カウンタ、42……
分岐判定回路、43……フリップフロップ、44，46，47…
…ＡＮＤゲート、45，48，49……ＯＲゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】制御記憶から読出されたマイクロ命令を保
   持する第１のレジスタと、この第１のレジスタに保持さ
   れたマイクロ命令の一部で示されるコマンドをデコード
   するための情報を格納する記憶手段と、この記憶手段か
   ら読出されたデコード結果を保持する第２のレジスタ
   と、この第２のレジスタの出力に基づいてハードウェア
   を制御する制御記憶制御回路と、前記第１のレジスタの
   出力，分岐制御回路または前記制御記憶制御回路からの
   指示により前記制御記憶から読出すべきマイクロ命令の
   アドレスを与えるアドレス制御回路と、前記第１のレジ
   スタの出力に基づいてカウンタ制御，分岐条件の判定及
   び分岐制御を行う分岐制御回路と、現在実行中のマイク
   ロ命令の前記制御記憶のアドレスを保持する第１のアド
   レスレジスタと、この第１のアドレスレジスタに保持さ
   れているアドレスに１を加えたアドレス，ハードウェア
   生成アドレスまたは前記第１のアドレスレジスタの出力
   の一部で示されるジャンプ先アドレスを保持する第２の
   アドレスレジスタと、この第２のアドレスレジスタに保
   持されているジャンプ先アドレスにジャンプしてジャン
   プ先のマイクロ命令を実行した後に戻るべき戻りアドレ
   スを保持するアドレススタックとを有することを特徴と
   するマイクロプログラム制御装置。
2. 【請求項２】前記第２のアドレスレジスタに前記第１の
   アドレスレジスタの出力の一部で示されるジャンプ先ア
   ドレスが保持されている場合に、前記アドレススタック
   に保持されている戻りアドレスと等しいアドレスが前記
   第１のアドレスレジスタに保持されたときに、この戻り
   アドレスを前記制御記憶へ与えることを特徴とする特許
   請求の範囲第１項に記載のマイクロプログラム制御装
   置。
3. 【請求項３】前記第２のアドレスレジスタに第１のアド
   レスレジスタに保持されているアドレスに１を加えたア
   ドレスが保持されている場合に、前記第１のアドレスレ
   ジスタに保持されているアドレスに対応するマイクロ命
   令を前記制御記憶から読出して実行した後に、前記第２
   のアドレスレジスタに保持されているアドレス対応する
   マイクロ命令を前記制御記憶から読出して実行すること
   を特徴とする特許請求の範囲第１項または第２項に記載
   のマイクロプログラム制御装置。