JPH01128134A

JPH01128134A - マイクロプログラム制御装置

Info

Publication number: JPH01128134A
Application number: JP28657287A
Authority: JP
Inventors: Akihisa Makita; 牧田　明久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1989-05-19
Anticipated expiration: 2009-03-23
Also published as: JPH0621987B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロ命令の実行中に、次に実行すべきマ
イクロ命令の先取りを行うことを可能とするマイクロプ
ログラム制御装置に関する。

（従来の技術）従来、この種のマイクロプログラム制御装置は、制御記
憶から読出されたマイクロ命令をレジスタに保持し、こ
のレジスタからの出力により、制御記憶制御回路がハー
ドウェアの制御を行っていた。

（発明が解決しようとする問題点）上述した従来のマイクロプログラム制御装置は、制御記
憶から読出されたマイクロ命令を保持するレジスタから
の出力により、制御記憶制御回路がハードウェアを制御
しているので、制御記憶制御回路がこのレジスタの内容
をデコードしてから実際にハードウェアの制御を完了す
るまでの時間が長くかかる。この時間が制御クロックの
周期を決定するので、制御クロックの周期を短くして性
能を向上させることができないという問題点があった。

（問題点を解決するための手段）上述した従来の問題点を解決するために本発明か提供す
るマイクロプログラム制御装置は、制御記憶から読出さ
れたマイクロ命令を保持する第１のレジスタとは別に、
この第１のレジスタの出力の一部をデコードするための
情報を格納する記憶手段により第１のレジスタの内容を
デコードした結果を保持する第２のレジスタを設けてい
る。

また、この第１のレジスタの出力の一部により動作する
分岐制御回路及びアドレス制御回路を有し、このアドレ
ス制御回路により制御されて第１のレジスタに保持する
マイクロ命令の制御記憶のアドレス及び第２のレジスタ
に保持するマイクロ命令の制御記憶のアドレスを保持す
る２つのアドレスレジスタを有している。

第１のレジスタにマイクロ命令が保持されると、このマ
イクロ命令は前記記憶手段の内容に従ってデコードされ
て、デコード結果が第２のレジスタに保持される。この
とき同時に、第１のレジスタの出力により前記分岐制御
回路またはアドレス制御回路が動作し、次に実行すべき
マイクロ命令のアドレスを前記制御記憶に与え、この制
御記憶から読出されたマイクロ命令か第１のレジスタに
保持される。

第１のレジスタに保持される次に実行されるべきマイク
ロ命令のアドレスとしては、現在実行中のマイクロ命令
のアドレスの次のアドレス、ハードウェアにより生成さ
れるアドレスまたはサブルーチンコール等によるジャン
プ先アドレスが考えらり、る４本発明は、第１のレジス
タに前記ジャンプ先アドレスが保持されている場合に、
ジャンプ先のマイクロ命令を実行した後に戻るべき戻り
アドレスを保持するアドレススタックを有しており、こ
のアドレススタックに保持された戻りアドレスと第１の
レジスタに保持されたマイクロ命令の制御記憶のアドレ
スとが一致したときに、この戻りアドレスを前記制御記
憶に与える。

（実施例）以下、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例のマイクロプログラム制御装
置のブロック回路図である。

制御記憶（Ｃ８）１にはマイクロ命令の集合体であるマ
イクロプログラムが記憶されている６本実施例では、分
岐時の命令の読出しを高速に実施するなめに４個のＣ８
１を並列的に配置しており、セレクタ２により、これら
の４個のＣ３Ｉの出力のうちの１個が選択される。Ｃ３
Ｒ３は、セレクタ２により選択されて出力されたマイク
ロ命令を−時的に保持するレジスタである。ＲＡＭデコ
ーダ４は、Ｃ３Ｒ，３の出力の一部をデコードするため
に必要な情報を記憶している。ＤＲ５は、Ｃ８Ｒ３の一
部とＲＡＭデコーダ４の一部とを一時的に保持するレジ
スタである。制御記憶制御回路（Ｃ３Ｃ）６は、ＤＲ５
の出力により実際にハードウェアを制御する制御回路で
ある。分岐制御回路（ＢＲＣ）７は、Ｃ８Ｒ３及びＣ３
Ｃ６から情報を受けて、マイクロプログラムにおける分
岐命令時の制御を行う制御回路である。ＥＣＣ８は、ｅ
ｓＲ３の出力のエラー訂正及び検出を行う回路である。

ｅＩＡ９及びＣＣＡｌ１は、ｃｓｉに対するアドレス情
報を保持するアドレスレジスタである。セレクタ１０及
び１３は、このアドレス情報を選択するレジスタである
。アドレススタック１４は、マイクロ命令を実行した後
の戻りアドレスを複数個スタックするレジスタファイル
である。加算器１２は、ＣＣＡｌ１から出力されたアド
レスに１をプラスする回路である。アドレス制御回路（
ＡＲ，Ｃ）１５は、ＣＩＡ９．ＣＣＡｌ１．アドレスス
タック１４゜ＣＥ　Ａ　１６．セレクタ１０及び１３を
制御する回路である。ＣＥＡ１６は、アドレスを保持す
るレジスタであり、−数回路１７は、このＣＢＡ１６と
ＣＣＡｌ１との一致を検出する回路である。

第２図は本実施例のマイクロプログラム制御装置を適用
した情報処理システムの構成図である。

この情報処理システムは、主記憶装置（ＭＭ）２０と、
１つまたは複数の中央処理装置（ＣＰＵ）２２と、１つ
または複数のチャネル制御装置（ＩＯＰ）２３と、これ
らを接続するバス２１とからなる。

本実施例のマイクロプログラム制御装置は、ＣＰＵ２２
の中に含まれている。

第３図は第２図のＣＰＵ２２の構成を示すブロック図で
ある。

ＣＰＵ２２は、主記憶アクセス制御部（ＭＢＵ）３０と
演算制御部（ＢＸＵ）３１と先取り制御部（ＰＦＵ）３
２とマイクロプログラム制御部（Ｃ８Ｕ）３３とからな
り、本実施例のマイクロプログラム制御装置はＣ３Ｕ３
３に該当するものである。ＭＢＵ３０は、バッファ記憶
、アドレス変換バッファ及びアドレス変換手段を有し、
ＭＭ２０へのアクセス要求を制御する。ＥＸＵ３１は、
演算回路を有し、演算制御を行う。ＦＰＵ３２は、命令
バッファ記憶を持ち、命令の先取り制御を行う。

第４図は第１図のＢＲＣ７の回路図である。ＢＲＣ７は
、デコーダ４０とカウンタ４１と分岐判定回路４２とフ
リップフロップ４３とＡＮＤゲート４４．４６゜４７と
ＯＲゲー１−４５．４８．４９とから構成されている。

次に、本実施例の動作について図面を参照して説明する
。

第５図、第６図及び第７図はマイクログログラムの処理
の例を示すフローチャートであり、第５図及び第６図は
それぞれのタイムチャートも示している。

最初に、ＣＰＵ２２のＦＰＵ３２において、１つの命令
がツイツチされ、命令がデコードされ、Ｃ８１に対する
開始アドレスが生成されてセレクタ１３に与えられる。

このアドレスはＣＩＡ９にセラ１〜され、セレクタ１０
に与えられる。ここで、ＦＰＵ３２からのハードウェア
制御信号（ＨＷＣ）により、ＣＪＡ９の出力かセレクタ
１０で選択されて、Ｃ８１に与えられる。

例えば、第５図において、マイクロ命令＾０のアドレス
が上述のようにしてＣ８１に与えられ、マイクロ命令＾
０がＣ３Ｒ３に読出されたときには、次にはマイクロ命
令Ａ１を実行するような指示かなされており、この指示
がＡＲＣ１５でデコードされる。次に実行されるマイク
ロ命令＾１のアドレスは、マイクロ命令ＡＯから取出さ
れてＡＲＧとして与えられる。セレクタ１０は、ＡＲＣ
１５の指示によりＡＲＧの出力を選択する。これにより
マイクロ命令＾１のアドレスがＣ８１に与えられ、マイ
クロ命令＾１がＣ３Ｒ３に読出される。このとき、マイ
クロ命令ＡＯは、ＲＡＭデコーダ４でデコードされてＤ
Ｒ５に出力され、Ｃ８Ｃ６の制御により実行されている
。同様に、マイクロ命令Ａ１がＤＲ５に出力されて実行
されているときには、マイクロ命令＾２がＣ３Ｒ３に読
出されている。

ここで、第５図の例において、マイクロ命令Ａ２は条件
分岐命令となっているので、ＡＲＣ１５は、ＡＲＧの出
力が選択されるようセレクタ１０に指示し、セレクタ２
は、ＢＲＣ７における条件判定結果に従って、次に実行
すべきマイクロ命令ＢＯまなはＢ１をＣ３Ｒ３に読出す
ことになる。

第６図は、カウンタを設定し、処理とともにカウンタの
値を減じていき、カウンタの値が０′″となったときに
次のマイクロ命令を実行するループ命令を示す例である
。

第６図において、マイクロ命令Ｃ１で例えば°“５′″
という値がＡＲＧとして第４図のカウンタ４１にセット
された場合に、マイクロ命令ＤＯでは、カウンタ４１か
ら１を減じてこの結果の値を判定する処理が行われる。

この処理を５回繰返してカウンタ４１の値が°′０“°
になると、フリップフロップ４３がセットされて、６回
目にマイクロ命令Ｄ’Ｏが実行されると分岐条件が成立
してマイクロ命令Ｄ１ヘジャンプすることとなる。

第７図は、マイクロ命令ＦＯ→［１→［２→Ｆ３→［４
の後に他のマイクロプログラムのマイクロ命令Ｆ１→Ｆ
２→Ｆ３→「４を実行してからマイクロ命令［５を実行
するというケースを示している。

これは、マイクロ命令Ｅ３でＣＥＡ１６にマイクロ命令
「４のアドレスを設定し、マイクロ命令Ｆ４でＣＩＡ９
に保持されているマイクロ命令Ｅ４のアドレスに加算器
１２により１を加算したアドレス（マイクロ命令［５の
アドレス）をアドレススタック１４にスタックしてから
、マイクロ命令Ｆ１ヘジャンプすることにより実行され
る。マイクロ命令Ｆ１→Ｆ２→［３→［４を実行した後
は、アドレススタック１４からの出力がセレクタ１０で
選択されてマイクロ命令Ｆ５が実行されることとなる。

マイクロ命令Ｅ４の実行後にマイクロ命令「１だけを実
行してからマイクロ命令Ｆ５を実行する場合には、マイ
クロ命令［４でマイクロ命令Ｅ１ヘジャンプするととも
に、ＣＩＡ９にマイクロ命令Ｅ４のアドレスに加算器１
２により１を加算したアドレス（マイクロ命令Ｅ５のア
ドレス）を格納し、次にＣＩＡ９の出力をセレクタ１０
で選択することにより実現できる。

また、カウンタ４１への入力は、Ｃ８Ｒ３からの出力の
みではなく、ＥＸＵ３１からの出力を選択し−１１＝て設定するような構成にしてもよい。

これらは、いずれもＣ８Ｒ３の出力をＤＲ５に保持し、
ＤＲ５に保持されたマイクロ命令を実行すると同時に、
次に実行すべきマイクロ命令のアドレスを制御してＣ８
Ｒ３に次に実行すべきマイクロ命令を保持することによ
り、性能を落とさずに処理ができる。

（発明の効果）以上に説明したように本発明は、制御記憶から読出した
マイクロ命令を保持する第１のレジスタと、このマイク
ロ命令をデコードした結果を保持する第２のレジスタと
の２段のレジスタを使用し、かつ、分岐制御回路及びア
ドレス制御回路が第１のレジスタからの出力により動作
し、カウンタ笠による条件分岐及び繰返し実行後の分岐
判定回路を分岐制御回路中に備えることにより、単純に
２段のレジスタを持った（すでは著しい性能低下かある
分岐条件の判定を遅延することなく実行できる。

そこで、本発明によれば、２段レジスタ化による制御ク
ロックの高速化を実現できるという効果か

【図面の簡単な説明】

第１図は本発明の一実維例のマイクロプログラム制御８
置のブロック回路図、第２図は本実施例のマイクロプロ
グラム制御装置を適用した情報処理システムの構成図、
第３図は第２図の中央処理装置の構成を示すブロック図
、第４図は第１図の分岐制御回路の回路図、第５図、第
６図及び第７図はマイクロプログラムの処理の例を示す
フローチャートである。１・・・制御記憶（Ｃ３）、２・・・セレクタ、３・・
・Ｃ３Ｒ，４・・・ＲＡＭデコーダ、５・・・ＤＲ１６
・・・制御記憶制御回路（Ｃ８Ｃ）、７・・・分岐制御
回路（ＢＲＣ）、８・・・ＥＣＣ１９・・・ＣＩＡ、１
０．１３・・・セレ、フタ、１１・・・ＣＣＡ、１２・
・・加算器、１４・・・アドレススタック、１５・・・
アドレス制御回路（ＡＢＣ）、１６・・・ＣＥＡ、１７
・・・一致回路、２０・・・主記憶装置（ＭＭ）、２１
・・・バス、２２・・・中央処理装置（ＣＰＵ）、２３
・・・チャネル制御装置（■ＯＰ）、３０・・・主記憶
アクセス制御部（ＭＢＵ）、３１・・・演算制御部（Ｅ
ＸＵ）、３１・・・先取り制御部（ＰＦＵ）、３３・・
・マイクロプログラム制御部（Ｃ３Ｕ）、４０・・・デ
コーダ、４１・・・カウンタ、４２・・・分岐判定回路
、４３・・・フリップフロップ、４４．４６．４７・・
・ＡＮＤゲート、４５．４８．４９・・・ＯＲゲート。

Claims

【特許請求の範囲】

（１）制御記憶から読出されたマイクロ命令を保持する
第１のレジスタと、この第１のレジスタに保持されたマ
イクロ命令の一部で示されるコマンドをデコードするた
めの情報を格納する記憶手段と、この記憶手段から読出
されたデコード結果を保持する第２のレジスタと、この
第２のレジスタの出力に基づいてハードウェアを制御す
る制御記憶制御回路と、前記第１のレジスタの出力、分
岐制御回路または前記制御記憶制御回路からの指示によ
り前記制御記憶から読出すべきマイクロ命令のアドレス
を与えるアドレス制御回路と、前記第１のレジスタの出
力に基づいてカウンタ制御、分岐条件の判定及び分岐制
御を行う分岐制御回路と、現在実行中のマイクロ命令の
前記制御記憶のアドレスを保持する第１のアドレスレジ
スタと、この第１のアドレスレジスタに保持されている
アドレスに１を加えたアドレス、ハードウェア生成アド
レスまたは前記第１のアドレスレジスタの出力の一部で
示されるジャンプ先アドレスを保持する第２のアドレス
レジスタと、この第２のアドレスレジスタに保持されて
いるジャンプ先アドレスにジャンプしてジャンプ先のマ
イクロ命令を実行した後に戻るべき戻りアドレスを保持
するアドレススタックとを有することを特徴とするマイ
クロプログラム制御装置。
（２）前記第２のアドレスレジスタに前記第１のアドレ
スレジスタの出力の一部で示されるジャンプ先アドレス
が保持されている場合に、前記アドレススタックに保持
されている戻りアドレスと等しいアドレスが前記第１の
アドレスレジスタに保持されたときに、この戻りアドレ
スを前記制御記憶へ与えることを特徴とする特許請求の
範囲第１項に記載のマイクロプログラム制御装置。
（３）前記第２のアドレスレジスタに第１のアドレスレ
ジスタに保持されているアドレスに１を加えたアドレス
が保持されている場合に、前記第１のアドレスレジスタ
に保持されているアドレスに対応するマイクロ命令を前
記制御記憶から読出して実行した後に、前記第２のアド
レスレジスタに保持されているアドレス対応するマイク
ロ命令を前記制御記憶から読出して実行することを特徴
とする特許請求の範囲第１項または第２項に記載のマイ
クロプログラム制御装置。