JPH06222977A - ２ポートデータ保証の調停回路 - Google Patents
２ポートデータ保証の調停回路Info
- Publication number
- JPH06222977A JPH06222977A JP1066793A JP1066793A JPH06222977A JP H06222977 A JPH06222977 A JP H06222977A JP 1066793 A JP1066793 A JP 1066793A JP 1066793 A JP1066793 A JP 1066793A JP H06222977 A JPH06222977 A JP H06222977A
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- JP
- Japan
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- flip
- port
- flop
- data
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- Granted
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- 239000000725 suspension Substances 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】ＷＡＩＴ機能に依存しないインターフェースが
可能な２ポートデータ保証の調停回路を提供するにあ
る。 【構成】調停回路２のフリップフロップＦＦ1 は、反転
Ｑ出力端の出力をフリップフロップＦＦ2 のリセット信
号として与えるようになっており、Ａポートのデータ書
き込みクロックＷＴが立ち下がると、フラグＦＬＡＧを
ラッチし、つまりフラグＦＬＡＧを検出し、Ａポートの
書き込みと、Ｂポートの読み出しの順位を検出する。フ
リップフロップＦＦ2 は基準クロックＣＬＫによりＡポ
ートのデータ書き込みクロックＷＴをラッチし、Ｑ出力
端よりレジスタ書き込みクロックＲＧＷＴとして出力す
るようになっている。ナンドゲートＮＤは両フリップフ
ロップＦＦ1 ＦＦ2 の信号と、フラグＦＬＡＧとの否定
論理積を取り、その出力をＢポート側の一時停止要求の
信号ＷＡＩＴとして出力するようになっている。
可能な２ポートデータ保証の調停回路を提供するにあ
る。 【構成】調停回路２のフリップフロップＦＦ1 は、反転
Ｑ出力端の出力をフリップフロップＦＦ2 のリセット信
号として与えるようになっており、Ａポートのデータ書
き込みクロックＷＴが立ち下がると、フラグＦＬＡＧを
ラッチし、つまりフラグＦＬＡＧを検出し、Ａポートの
書き込みと、Ｂポートの読み出しの順位を検出する。フ
リップフロップＦＦ2 は基準クロックＣＬＫによりＡポ
ートのデータ書き込みクロックＷＴをラッチし、Ｑ出力
端よりレジスタ書き込みクロックＲＧＷＴとして出力す
るようになっている。ナンドゲートＮＤは両フリップフ
ロップＦＦ1 ＦＦ2 の信号と、フラグＦＬＡＧとの否定
論理積を取り、その出力をＢポート側の一時停止要求の
信号ＷＡＩＴとして出力するようになっている。
Description
【０００１】
【産業上の利用分野】本発明は、２ポートデータ保証の
調停回路に関するものである。
調停回路に関するものである。
【０００２】
【従来の技術】図４は従来の１６ビットのＡポート（書
き込み側ポート）、８ビットのＢポート（読み出し側ポ
ート）の二つのポートが一つのデータレジスタ１を共有
しているシステムを示しており、このシステムでは、図
５（ｃ）に示すＡポートに対する一時停止要求を行うＡ
ＷＡＩＴ信号と、図６（ｃ）に示すＢポートに対する一
時停止要求を行うＢＷＡＩＴ信号との二つの一時停止要
求信号を競合調停回路２’より出力するようになってい
る。これらのＷＡＩＴ信号による調停は、マイクロコン
ピュータの一時停止機能を利用することを想定したもの
である。
き込み側ポート）、８ビットのＢポート（読み出し側ポ
ート）の二つのポートが一つのデータレジスタ１を共有
しているシステムを示しており、このシステムでは、図
５（ｃ）に示すＡポートに対する一時停止要求を行うＡ
ＷＡＩＴ信号と、図６（ｃ）に示すＢポートに対する一
時停止要求を行うＢＷＡＩＴ信号との二つの一時停止要
求信号を競合調停回路２’より出力するようになってい
る。これらのＷＡＩＴ信号による調停は、マイクロコン
ピュータの一時停止機能を利用することを想定したもの
である。
【０００３】この例ではＢポート読み出し中にＡポート
のレジスタ書き込みクロックＷＴが図５（ｂ）に示すよ
うに入力すると、競合調停回路２’はＢポートの読み出
しを示すフラグＦＬＡＧ（図５（ａ））の検出に基づい
てデータ書き込みクロックＷＴの入力期間で且つＢポー
ト読み出しが終了してフラグＦＬＡＧが立ち下がるまで
ＡＷＡＩＴ信号を出力し、Ａポートに対する一時停止要
求を行う。
のレジスタ書き込みクロックＷＴが図５（ｂ）に示すよ
うに入力すると、競合調停回路２’はＢポートの読み出
しを示すフラグＦＬＡＧ（図５（ａ））の検出に基づい
てデータ書き込みクロックＷＴの入力期間で且つＢポー
ト読み出しが終了してフラグＦＬＡＧが立ち下がるまで
ＡＷＡＩＴ信号を出力し、Ａポートに対する一時停止要
求を行う。
【０００４】一方Ａポートがデータレジスタ１への書き
込み中に、Ｂポートの読み出しクロックＲＤが図５
（ｄ）に示すようにデータレジスタ１に与えられて読み
出しが行われようとした場合、競合調停回路２’は図６
（ａ）に示すフラグＦＬＡＧの立ち上がりから、図６
（ｂ）に示すＡポートの書き込みクロックＷＴの入力が
立ち上がって書き込みが終了するまで、図６（ｃ）に示
すＢＷＡＩＴ信号を発生する。 尚前側の読み出しクロ
ックＲＤは下位バイトデータＤB1の読み出しに対応し、
後側の読み出しクロックＲＤは上位バイトデータＤB2の
読み出しに対応する。
込み中に、Ｂポートの読み出しクロックＲＤが図５
（ｄ）に示すようにデータレジスタ１に与えられて読み
出しが行われようとした場合、競合調停回路２’は図６
（ａ）に示すフラグＦＬＡＧの立ち上がりから、図６
（ｂ）に示すＡポートの書き込みクロックＷＴの入力が
立ち上がって書き込みが終了するまで、図６（ｃ）に示
すＢＷＡＩＴ信号を発生する。 尚前側の読み出しクロ
ックＲＤは下位バイトデータＤB1の読み出しに対応し、
後側の読み出しクロックＲＤは上位バイトデータＤB2の
読み出しに対応する。
【０００５】
【発明が解決しようとする課題】上記のように２つのポ
ートともマイクロコンピュータを使用した場合には、２
つのマイクロコンピュータともＷＡＩＴ機能を持つ必要
があり、ＷＡＩＴ機能を持たないマイクロコンピュータ
の場合は単純に使用できない。また一つのポートがマイ
クロコンピュータでない場合、ＷＡＩＴ機能を使って一
時停止させる状態を発生させる方法が難しいという課題
があった。
ートともマイクロコンピュータを使用した場合には、２
つのマイクロコンピュータともＷＡＩＴ機能を持つ必要
があり、ＷＡＩＴ機能を持たないマイクロコンピュータ
の場合は単純に使用できない。また一つのポートがマイ
クロコンピュータでない場合、ＷＡＩＴ機能を使って一
時停止させる状態を発生させる方法が難しいという課題
があった。
【０００６】本発明は上記の問題点に鑑みて為されたも
ので、その目的とするところはＷＡＩＴ機能に依存しな
いインターフェースが可能であり、且つ効率のよい非同
期のデータ共有システムを実現することができる２ポー
トデータ保証の調停回路を提供するにある。
ので、その目的とするところはＷＡＩＴ機能に依存しな
いインターフェースが可能であり、且つ効率のよい非同
期のデータ共有システムを実現することができる２ポー
トデータ保証の調停回路を提供するにある。
【０００７】
【課題を解決するための手段】本発明は、書き込み側ポ
ートと読み出し側ポートの二つのポートが一つのデータ
レジスタを共有するデータ共有システムにおいて、読み
出し側ポートの読み出しを示すフラグと、書き込み側ポ
ートのレジスタ書き込みクロックと基準クロックの３つ
の入力で両ポートのデータレジスタに対するアクセス順
位を検出する第１のフリップフロップと、データレジス
タの書き込みクロックを生成する第２のフリップフロッ
プと、両フリップフロップの出力とフラグに基づいて読
み出し側ポートに対して一時停止要求の信号を発生する
ゲートとから構成され、読み出しが先の場合、第１のフ
リップフロップで書き込み側ポートのレジスタ書き込み
クロックによりフラグをラッチしてこのラッチ出力で第
２のフリップフロップをリセット状態とし、フラグの解
除時に第２のフリップフロップのリセット状態を解除し
て基準クロックにより書き込み側ポートのデータ書き込
みクロックを第２のフリップフロップでラッチしてその
出力でデータレジスタの書き込みクロックを得、書き込
みが先の場合で第２のフリップフロップの出力で書き込
みが行われる前に、フラグがセットされる第２のフリッ
プフロップの出力で書き込みが行われるまでゲートより
一時停止要求の信号を読み出し側ポートへ出力させるも
のである。
ートと読み出し側ポートの二つのポートが一つのデータ
レジスタを共有するデータ共有システムにおいて、読み
出し側ポートの読み出しを示すフラグと、書き込み側ポ
ートのレジスタ書き込みクロックと基準クロックの３つ
の入力で両ポートのデータレジスタに対するアクセス順
位を検出する第１のフリップフロップと、データレジス
タの書き込みクロックを生成する第２のフリップフロッ
プと、両フリップフロップの出力とフラグに基づいて読
み出し側ポートに対して一時停止要求の信号を発生する
ゲートとから構成され、読み出しが先の場合、第１のフ
リップフロップで書き込み側ポートのレジスタ書き込み
クロックによりフラグをラッチしてこのラッチ出力で第
２のフリップフロップをリセット状態とし、フラグの解
除時に第２のフリップフロップのリセット状態を解除し
て基準クロックにより書き込み側ポートのデータ書き込
みクロックを第２のフリップフロップでラッチしてその
出力でデータレジスタの書き込みクロックを得、書き込
みが先の場合で第２のフリップフロップの出力で書き込
みが行われる前に、フラグがセットされる第２のフリッ
プフロップの出力で書き込みが行われるまでゲートより
一時停止要求の信号を読み出し側ポートへ出力させるも
のである。
【０００８】
【作用】本発明によれば、読み出し側ポートのみに対し
て一時停止要求の信号を発生させ、書き込み側ポートに
は一時停止要求の信号を発生する必要がなく、ＷＡＩＴ
機能に依存しないインターフェースが可能であり、且つ
効率のよい非同期のデータ共有システムを実現すること
ができる。
て一時停止要求の信号を発生させ、書き込み側ポートに
は一時停止要求の信号を発生する必要がなく、ＷＡＩＴ
機能に依存しないインターフェースが可能であり、且つ
効率のよい非同期のデータ共有システムを実現すること
ができる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の実施例の回路を示しており、レジ
スタブロック１は１６ビットのＡポート（書き込み側ポ
ート）、８ビットのＢポート（読み出し側ポート）の二
つのポートで共有されるもので、レジスタ書き込みクロ
ックＲＧＷＴでＡポートの１６ビットの書き込みデータ
ＤA を書き込み、読み出し信号と下位／上位選択信号Ｓ
Ｃとで下位／上位のバイトデータＤB1／ＤB2が読み出さ
れるようになっている。ここで本実施例ではレジスタ書
き込みクロックＲＧＷＴはＡポートのデータ書き込みク
ロックＷＴと、基準クロック、Ｂポート側の読み出しを
示すフラグＦＬＡＧに基づいて調停回路２により作成さ
れる。
する。図１は本発明の実施例の回路を示しており、レジ
スタブロック１は１６ビットのＡポート（書き込み側ポ
ート）、８ビットのＢポート（読み出し側ポート）の二
つのポートで共有されるもので、レジスタ書き込みクロ
ックＲＧＷＴでＡポートの１６ビットの書き込みデータ
ＤA を書き込み、読み出し信号と下位／上位選択信号Ｓ
Ｃとで下位／上位のバイトデータＤB1／ＤB2が読み出さ
れるようになっている。ここで本実施例ではレジスタ書
き込みクロックＲＧＷＴはＡポートのデータ書き込みク
ロックＷＴと、基準クロック、Ｂポート側の読み出しを
示すフラグＦＬＡＧに基づいて調停回路２により作成さ
れる。
【００１０】調停回路２は、二つのフリップフロップＦ
Ｆ1 、ＦＦ2 と、ナンドゲートＮＤとで構成されてお
り、一方のフリップフロップＦＦ1 は、データ書き込み
クロックＷＴをクロックとして、Ｂポートからのフラグ
ＦＬＡＧをラッチし、反転Ｑ出力端の出力をフリップフ
ロップＦＦ2 のリセット信号として与えるようになって
おり、Ａポートのデータ書き込みクロックＷＴが立ち下
がると、フラグＦＬＡＧをラッチし、つまりフラグＦＬ
ＡＧを検出し、Ａポートの書き込みと、Ｂポートの読み
出しの順位を検出する。
Ｆ1 、ＦＦ2 と、ナンドゲートＮＤとで構成されてお
り、一方のフリップフロップＦＦ1 は、データ書き込み
クロックＷＴをクロックとして、Ｂポートからのフラグ
ＦＬＡＧをラッチし、反転Ｑ出力端の出力をフリップフ
ロップＦＦ2 のリセット信号として与えるようになって
おり、Ａポートのデータ書き込みクロックＷＴが立ち下
がると、フラグＦＬＡＧをラッチし、つまりフラグＦＬ
ＡＧを検出し、Ａポートの書き込みと、Ｂポートの読み
出しの順位を検出する。
【００１１】他方のフリップフロップＦＦ2 は基準クロ
ックＣＬＫによりＡポートのデータ書き込みクロックＷ
Ｔをラッチし、Ｑ出力端よりデータ書き込みクロックＲ
ＧＷＴとして出力するようになっている。ナンドゲート
ＮＤは、上記フリップフロップＦＦ1 のＱ出力端の反転
信号と、上記フリップフロップＦＦ2 の反転Ｑ出力端の
信号と、フラグＦＬＡＧとの否定論理積を取り、その出
力をＢポート側の一時停止要求の信号ＷＡＩＴとして出
力するようになっている。
ックＣＬＫによりＡポートのデータ書き込みクロックＷ
Ｔをラッチし、Ｑ出力端よりデータ書き込みクロックＲ
ＧＷＴとして出力するようになっている。ナンドゲート
ＮＤは、上記フリップフロップＦＦ1 のＱ出力端の反転
信号と、上記フリップフロップＦＦ2 の反転Ｑ出力端の
信号と、フラグＦＬＡＧとの否定論理積を取り、その出
力をＢポート側の一時停止要求の信号ＷＡＩＴとして出
力するようになっている。
【００１２】次に本実施例の動作を図２、図３に示すタ
イミングチャートに基づいて説明する。まず図２（ｂ）
に示すように読み出し信号ＲＤが出力されてデータレジ
スタ１から下位バイトデータＤB1と上位バイトデータＤ
B2が図２（ａ）に読み出されているときには、フラグＦ
ＬＡＧが図２（ｃ）に示すように調停回路２にＢポート
側から与えられている。この状態で図２（ｅ）に示すよ
うにＡポートのデータ書き込みクロックＷＴが立ち下が
ると、フリップフロップＦＦ1 はフラグＦＬＡＧをラッ
チし、つまりフラグＦＬＡＧを検出し、反転Ｑ出力端
の”Ｈ”信号でフリップフロップＦＦ2 をリセット状態
とする。
イミングチャートに基づいて説明する。まず図２（ｂ）
に示すように読み出し信号ＲＤが出力されてデータレジ
スタ１から下位バイトデータＤB1と上位バイトデータＤ
B2が図２（ａ）に読み出されているときには、フラグＦ
ＬＡＧが図２（ｃ）に示すように調停回路２にＢポート
側から与えられている。この状態で図２（ｅ）に示すよ
うにＡポートのデータ書き込みクロックＷＴが立ち下が
ると、フリップフロップＦＦ1 はフラグＦＬＡＧをラッ
チし、つまりフラグＦＬＡＧを検出し、反転Ｑ出力端
の”Ｈ”信号でフリップフロップＦＦ2 をリセット状態
とする。
【００１３】従って、そのＱ出力、つまりレジスタ書き
込みクロックＲＧＷＴは図２（ｄ）に示すように”Ｌ”
状態となる。次にフラグＦＬＡＧが解除されると、フリ
ップフロップＦＦ1 がリセットされ、フリップフロップ
ＦＦ2 のリセットが解除される。このときＡポートのレ
ジスタ書き込みクロックＷＴは既に立ち上がっており、
この”Ｈ”の状態を図２（ｆ）の基準クロックＣＬＫの
立ち下がりで検出し、基準クロックＣＬＫの半サイクル
後にフリップフロップＦＦのＱ出力端の出力、つまりレ
ジスタ書き込みクロックＲＧＷＴが”Ｌ”から”Ｈ”に
立ち上がり、この立ち上がりのところでＡポートからの
データＤA の書き込みがデータレジスタ１で行われる。
込みクロックＲＧＷＴは図２（ｄ）に示すように”Ｌ”
状態となる。次にフラグＦＬＡＧが解除されると、フリ
ップフロップＦＦ1 がリセットされ、フリップフロップ
ＦＦ2 のリセットが解除される。このときＡポートのレ
ジスタ書き込みクロックＷＴは既に立ち上がっており、
この”Ｈ”の状態を図２（ｆ）の基準クロックＣＬＫの
立ち下がりで検出し、基準クロックＣＬＫの半サイクル
後にフリップフロップＦＦのＱ出力端の出力、つまりレ
ジスタ書き込みクロックＲＧＷＴが”Ｌ”から”Ｈ”に
立ち上がり、この立ち上がりのところでＡポートからの
データＤA の書き込みがデータレジスタ１で行われる。
【００１４】次にＡポート側がレジスタ書き込み中にＢ
ポート側が読み出しを行うようにした場合について説明
する。まず図３（ｆ）に示すように先にＡポートのデー
タ書き込みクロックＷＴが調停回路２に与えられている
場合、フリップフロップＦＦ1 はリセット状態になり、
フリップフロップＦＦ2 はリセット状態が解除されたま
まとなっている。そしてフリップフロップＦＦ2 は、デ
ータ書き込みクロックＷＴを図３（ｇ）に示す基準クロ
ックＣＬＫの立ち下がりでラッチして図３（ｅ）に示す
レジスタ書き込みクロックＲＧＷＴを出力し、データ書
き込みクロックＷＴが”Ｌ”から”Ｈ”に戻った時のラ
ッチによるレジスタ書き込みクロックＲＧＷＴの立ち下
がりで、データレジスタ１にＡポートのデータＤA を書
き込む。
ポート側が読み出しを行うようにした場合について説明
する。まず図３（ｆ）に示すように先にＡポートのデー
タ書き込みクロックＷＴが調停回路２に与えられている
場合、フリップフロップＦＦ1 はリセット状態になり、
フリップフロップＦＦ2 はリセット状態が解除されたま
まとなっている。そしてフリップフロップＦＦ2 は、デ
ータ書き込みクロックＷＴを図３（ｇ）に示す基準クロ
ックＣＬＫの立ち下がりでラッチして図３（ｅ）に示す
レジスタ書き込みクロックＲＧＷＴを出力し、データ書
き込みクロックＷＴが”Ｌ”から”Ｈ”に戻った時のラ
ッチによるレジスタ書き込みクロックＲＧＷＴの立ち下
がりで、データレジスタ１にＡポートのデータＤA を書
き込む。
【００１５】そしてレジスタ書き込みクロックＲＧＷＴ
が”Ｌ”の時にＢ側から読み出し信号ＲＤが図３（ｂ）
に示すように出力され、調停回路２にフラグＦＬＡＧが
図３（ｃ）に示すように入力すると、調停回路２のナン
ドゲートＮＤからは”Ｈ”の出力、つまり図３（ｄ）に
示すＷＡＩＴ信号がＢポート側に出力され、このＷＡＩ
Ｔ信号が出力している間、つまりレジスタ書き込みが終
了するまで、Ｂポートの読み出し状態は停止することに
なる。そしてレジスタ書き込みクロックＲＧＷＴが立ち
上がり後に、ＷＡＩＴ信号が”Ｈ”になり、Ｂポートは
一時停止状態から解除され、図３（ａ）に示すように下
位バイトデータＤB1、上位バイトデータＤB2の通常の読
み出しを行う。
が”Ｌ”の時にＢ側から読み出し信号ＲＤが図３（ｂ）
に示すように出力され、調停回路２にフラグＦＬＡＧが
図３（ｃ）に示すように入力すると、調停回路２のナン
ドゲートＮＤからは”Ｈ”の出力、つまり図３（ｄ）に
示すＷＡＩＴ信号がＢポート側に出力され、このＷＡＩ
Ｔ信号が出力している間、つまりレジスタ書き込みが終
了するまで、Ｂポートの読み出し状態は停止することに
なる。そしてレジスタ書き込みクロックＲＧＷＴが立ち
上がり後に、ＷＡＩＴ信号が”Ｈ”になり、Ｂポートは
一時停止状態から解除され、図３（ａ）に示すように下
位バイトデータＤB1、上位バイトデータＤB2の通常の読
み出しを行う。
【００１６】
【発明の効果】本発明は上述のように構成してあるの
で、読み出し側ポートのみに対して一時停止要求の信号
を発生させ、書き込み側ポートには一時停止要求の信号
を発生させる必要がなく、そのためＷＡＩＴ機能に依存
しないインターフェースが可能であり、しかも効率のよ
い非同期のデータ共有システムを実現させることができ
るという効果がある。
で、読み出し側ポートのみに対して一時停止要求の信号
を発生させ、書き込み側ポートには一時停止要求の信号
を発生させる必要がなく、そのためＷＡＩＴ機能に依存
しないインターフェースが可能であり、しかも効率のよ
い非同期のデータ共有システムを実現させることができ
るという効果がある。
【図１】本発明の一実施例の回路構成図である。
【図２】同上の動作説明用タイミングチャートである。
【図３】同上の動作説明用タイミングチャートである。
【図４】従来例の回路構成図である。
【図５】同上の動作説明用タイミングチャートである。
【図６】同上の動作説明用タイミングチャートである。
１ データレジスタ ２ 調停回路 ＦＦ1 第１のフリップフロップ ＦＦ2 第２のフリップフロップ ＮＤ ナンドゲート ＷＴ データ書き込みクロック ＲＧＷＴレジスタ書き込みクロック ＣＬＫ 基準クロック ＷＡＩＴ一時停止要求信号 ＲＤ 読み出し信号 ＳＣ 下位／上位選択信号 ＤA 書き込みデータ ＤB1 下位バイトデータ ＤB2 上位バイトデータ ＦＬＡＧフラグ
Claims (1)
- 【請求項１】書き込み側ポートと読み出し側ポートの二
つのポートが一つのデータレジスタを共有するデータ共
有システムにおいて、読み出し側ポートの読み出しを示
すフラグと、書き込み側ポートのレジスタ書き込みクロ
ックと基準クロックの３つの入力で両ポートのデータレ
ジスタに対するアクセス順位を検出する第１のフリップ
フロップと、データレジスタの書き込みクロックを生成
する第２のフリップフロップと、両フリップフロップの
出力とフラグに基づいて読み出し側ポートに対して一時
停止要求の信号を発生するゲートとから構成され、読み
出しが先の場合、第１のフリップフロップで書き込み側
ポートのレジスタ書き込みクロックによりフラグをラッ
チしてこのラッチ出力で第２のフリップフロップをリセ
ット状態とし、フラグの解除時に第２のフリップフロッ
プのリセット状態を解除して基準クロックにより書き込
み側ポートのデータ書き込みクロックを第２のフリップ
フロップでラッチしてその出力でデータレジスタの書き
込みクロックを得、書き込みが先の場合で第２のフリッ
プフロップの出力で書き込みが行われる前に、フラグが
セットされる第２のフリップフロップの出力で書き込み
が行われるまでゲートより一時停止要求の信号を読み出
し側ポートへ出力させる特徴とする２ポートデータ保証
の調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01066793A JP3285240B2 (ja) | 1993-01-26 | 1993-01-26 | ２ポートデータ保証の調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01066793A JP3285240B2 (ja) | 1993-01-26 | 1993-01-26 | ２ポートデータ保証の調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06222977A true JPH06222977A (ja) | 1994-08-12 |
| JP3285240B2 JP3285240B2 (ja) | 2002-05-27 |
Family
ID=11756600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01066793A Expired - Fee Related JP3285240B2 (ja) | 1993-01-26 | 1993-01-26 | ２ポートデータ保証の調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285240B2 (ja) |
-
1993
- 1993-01-26 JP JP01066793A patent/JP3285240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3285240B2 (ja) | 2002-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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