JPH06223031A - 転送制御装置 - Google Patents
転送制御装置Info
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- JPH06223031A JPH06223031A JP28157893A JP28157893A JPH06223031A JP H06223031 A JPH06223031 A JP H06223031A JP 28157893 A JP28157893 A JP 28157893A JP 28157893 A JP28157893 A JP 28157893A JP H06223031 A JPH06223031 A JP H06223031A
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】転送制御装置において、装置アドレスを記憶す
るメモリを不要にすることにより、システム変更を容易
にする。 【構成】転送制御装置３と共通バス４，５とのインタフ
ェースとして、使用権設定回路３７，２９、転送制御回
路２６，３１、アドレス入出力回路３２，３３およびデ
ータ入出力回路３４，３５を有する。また、伝送要求信
号送出タイミング信号を生成する同期化制御回路５２、
平均的な時間内に応答があるか否かを検出する送出制御
信号時間監視回路５３，５０および送出制御信号が変化
しても誤動作を生じない最少時間を保証する送出制御信
号最少時間幅保証回路５４，５１を有する。
るメモリを不要にすることにより、システム変更を容易
にする。 【構成】転送制御装置３と共通バス４，５とのインタフ
ェースとして、使用権設定回路３７，２９、転送制御回
路２６，３１、アドレス入出力回路３２，３３およびデ
ータ入出力回路３４，３５を有する。また、伝送要求信
号送出タイミング信号を生成する同期化制御回路５２、
平均的な時間内に応答があるか否かを検出する送出制御
信号時間監視回路５３，５０および送出制御信号が変化
しても誤動作を生じない最少時間を保証する送出制御信
号最少時間幅保証回路５４，５１を有する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理システムにおけ
るそれぞれが独立の使用権をもつ複数の共通入出力バス
間の転送制御を行なう前記共通入出力バス共用の転送制
御装置に関する。
るそれぞれが独立の使用権をもつ複数の共通入出力バス
間の転送制御を行なう前記共通入出力バス共用の転送制
御装置に関する。
【０００２】
【従来の技術】複数の共通入出力バスのうち第１のバス
からデータを共有の記憶装置に書き込み、この記憶装置
からデータを読み出し第２のバスにデータ転送する従来
の第１のシステムにおいて、このデータ転送のために第
２のバスに接続されたＣＰＵは本来の処理を中断させな
ければならない。
からデータを共有の記憶装置に書き込み、この記憶装置
からデータを読み出し第２のバスにデータ転送する従来
の第１のシステムにおいて、このデータ転送のために第
２のバスに接続されたＣＰＵは本来の処理を中断させな
ければならない。
【０００３】また、共有の記憶装置の代りに結合装置で
両方のバスを接続する従来の第２のシステムにおいて、
第１のバスに接続された入出力装置から一担ローカル記
憶ユニットにデータが格納されたあと、第１のバス、結
合装置、および第２のバスを介して第２のバスに接続さ
れた入出力装置にデータ転送される。もし大量のデータ
が転送されることになれば第１のバスは占有され、その
結果バスの使用効率および第１のバスに接続されている
ＣＰＵの性能は低下する。
両方のバスを接続する従来の第２のシステムにおいて、
第１のバスに接続された入出力装置から一担ローカル記
憶ユニットにデータが格納されたあと、第１のバス、結
合装置、および第２のバスを介して第２のバスに接続さ
れた入出力装置にデータ転送される。もし大量のデータ
が転送されることになれば第１のバスは占有され、その
結果バスの使用効率および第１のバスに接続されている
ＣＰＵの性能は低下する。
【０００４】バス転送における問題は２以上の装置から
要求されたバス転送要求の衝突であり、これを解決する
ため従来の第２の装置では、バス結合装置がデータ転送
あて先装置に代りバス転送の内容を受取りバス使用を終
了させる方式がとられている。この際結合装置はバス転
送の内容を記憶するメモリをもたねばならない。従っ
て、転送量の増加は、より大きなメモリを要求すること
になる。もし複数のメモリを有し障害が発生したときに
はその回復処理は複雑になる。
要求されたバス転送要求の衝突であり、これを解決する
ため従来の第２の装置では、バス結合装置がデータ転送
あて先装置に代りバス転送の内容を受取りバス使用を終
了させる方式がとられている。この際結合装置はバス転
送の内容を記憶するメモリをもたねばならない。従っ
て、転送量の増加は、より大きなメモリを要求すること
になる。もし複数のメモリを有し障害が発生したときに
はその回復処理は複雑になる。
【０００５】また、結合装置において、転送あて先アド
レスを受取ったあと、判断ユニットはこのアドレスを有
する装置が第２のバスに接続されているか否かを判断す
る。もし装置が存在すればバス使用要求信号を第２のバ
スに送出させていた。この例は米国特許第４２３４９１
９号を参照できる。
レスを受取ったあと、判断ユニットはこのアドレスを有
する装置が第２のバスに接続されているか否かを判断す
る。もし装置が存在すればバス使用要求信号を第２のバ
スに送出させていた。この例は米国特許第４２３４９１
９号を参照できる。
【０００６】
【発明が解決しようとする課題】この米国特許第４２３
４９１９号において示される装置では、与えられたあて
先アドレスを変更して送出している。この判断およびア
ドレス変更のため第２のバスに接続された装置のアドレ
スを記憶しておく必要がある。従って、もし第２のバス
に接続される装置の新設、変更、撤廃があるときには、
このメモリの内容を変更しなければならない。この内容
の変更のミスはシステム障害を発生させる。
４９１９号において示される装置では、与えられたあて
先アドレスを変更して送出している。この判断およびア
ドレス変更のため第２のバスに接続された装置のアドレ
スを記憶しておく必要がある。従って、もし第２のバス
に接続される装置の新設、変更、撤廃があるときには、
このメモリの内容を変更しなければならない。この内容
の変更のミスはシステム障害を発生させる。
【０００７】本願発明の目的は上記システム変更に容易
に対応できる転送制御装置を提供することにある。
に対応できる転送制御装置を提供することにある。
【０００８】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明の装置では、２つの共通入出力バスに接
続され、各々の共通入出力バスに接続される中央処理装
置および周辺装置から相手側共通入出力バスに接続され
る中央処理装置および周辺装置に対してデータの書込み
および読出しを行なう転送制御装置において、前記２つ
の共通入出力バスの各々に１つずつ対応するように設け
られ、その各々は一方の共通入出力バスからアドレスお
よびデータ送出制御信号が入力されてから所定時間の間
転送の応答待ち時間を監視し、応答信号がなくて前記所
定時間が経過したときには他方の共通入出力バスに対し
転送要求信号を発生する送出制御信号時間監視回路と、
この送出制御信号時間監視回路が転送要求信号を発生し
た後に前記一方の共通入出力バスに転送要求の応答があ
った場合、前記他方の共通入出力バス上のアドレスおよ
びデータ送出制御信号の変化から一定時間以上、他方の
共通入出力バスに伝送した転送用アドレスおよびデータ
の送出時間を保証する最少時間幅保証回路とを有する。
るため、本発明の装置では、２つの共通入出力バスに接
続され、各々の共通入出力バスに接続される中央処理装
置および周辺装置から相手側共通入出力バスに接続され
る中央処理装置および周辺装置に対してデータの書込み
および読出しを行なう転送制御装置において、前記２つ
の共通入出力バスの各々に１つずつ対応するように設け
られ、その各々は一方の共通入出力バスからアドレスお
よびデータ送出制御信号が入力されてから所定時間の間
転送の応答待ち時間を監視し、応答信号がなくて前記所
定時間が経過したときには他方の共通入出力バスに対し
転送要求信号を発生する送出制御信号時間監視回路と、
この送出制御信号時間監視回路が転送要求信号を発生し
た後に前記一方の共通入出力バスに転送要求の応答があ
った場合、前記他方の共通入出力バス上のアドレスおよ
びデータ送出制御信号の変化から一定時間以上、他方の
共通入出力バスに伝送した転送用アドレスおよびデータ
の送出時間を保証する最少時間幅保証回路とを有する。
【０００９】
【実施例】まず、本願発明の実施例の理解を容易にする
ために、あて先装置アドレス、コマンド信号、およびデ
ータの送出と、その応答信号の関係を以下説明する。
ために、あて先装置アドレス、コマンド信号、およびデ
ータの送出と、その応答信号の関係を以下説明する。
【００１０】図２を参照すると、共通バス４，５に接続
される装置、例えば図１のＣＰＵ４１、入出力装置４２
または４３、の間でデータ転送を行なう場合、バスの使
用権の確立を行ったあと、アドレスおよびデータ送出制
御信号Ａの送出に同期してあて先装置アドレスおよびコ
マンド信号Ｅを共通バスに含まれるアドレスバスＣに送
出する。データ出力の場合には制御信号Ａに同期して出
力データを共通バス上のデータバスＤに出力する。ＣＰ
Ｕ４１、入出力装置４２または４３のような共通バスに
接続されている各装置は制御信号Ａの変化、例えば、
“０”から“１”に応答してアドレスバスＣ上のあて先
装置アドレスを解読する。この解読結果によりあて先装
置アドレスが自分の装置を示しているときには、コマン
ド信号Ｅを入力する。もしデータの出力であれば、デー
タバスＤの内容も入力する。次に前記各装置は、この入
力の通知を応答制御装置信号Ｂの変化、例えば“０”か
ら“１”により送出装置に送る。この通知を受けた送出
装置は制御信号Ａを例えば“１”から“０”に変化させ
る。この制御信号Ａの変化に応答して制御信号Ｂを例え
ば“１”から“０”に変化させる。
される装置、例えば図１のＣＰＵ４１、入出力装置４２
または４３、の間でデータ転送を行なう場合、バスの使
用権の確立を行ったあと、アドレスおよびデータ送出制
御信号Ａの送出に同期してあて先装置アドレスおよびコ
マンド信号Ｅを共通バスに含まれるアドレスバスＣに送
出する。データ出力の場合には制御信号Ａに同期して出
力データを共通バス上のデータバスＤに出力する。ＣＰ
Ｕ４１、入出力装置４２または４３のような共通バスに
接続されている各装置は制御信号Ａの変化、例えば、
“０”から“１”に応答してアドレスバスＣ上のあて先
装置アドレスを解読する。この解読結果によりあて先装
置アドレスが自分の装置を示しているときには、コマン
ド信号Ｅを入力する。もしデータの出力であれば、デー
タバスＤの内容も入力する。次に前記各装置は、この入
力の通知を応答制御装置信号Ｂの変化、例えば“０”か
ら“１”により送出装置に送る。この通知を受けた送出
装置は制御信号Ａを例えば“１”から“０”に変化させ
る。この制御信号Ａの変化に応答して制御信号Ｂを例え
ば“１”から“０”に変化させる。
【００１１】次に本願発明の一実施例について詳細に説
明する。回路の構成が各バスに対して対称形となるた
め、第１のバス４から第２のバス転送の方が、伝送優先
順位の高い場合について説明する。
明する。回路の構成が各バスに対して対称形となるた
め、第１のバス４から第２のバス転送の方が、伝送優先
順位の高い場合について説明する。
【００１２】図１を参照すると、本願発明の転送制御装
置３は、共通バスのインタフェースとして、使用権設定
回路３７，２９、転送制御回路２６，３１、アドレス入
出力回路３２，３３およびデータ入出力回路３４，３５
を有する。また、伝送要求信号送出タイミング信号を生
成する同期化制御回路５２、平均的な時間内に応答があ
るか否かを検出する送出制御信号時間監視回路５３，５
０および送出制御信号が変化しても誤動作を生じない最
少時間を保証する送出制御信号最少時間幅保証回路５
４，５１を有している。
置３は、共通バスのインタフェースとして、使用権設定
回路３７，２９、転送制御回路２６，３１、アドレス入
出力回路３２，３３およびデータ入出力回路３４，３５
を有する。また、伝送要求信号送出タイミング信号を生
成する同期化制御回路５２、平均的な時間内に応答があ
るか否かを検出する送出制御信号時間監視回路５３，５
０および送出制御信号が変化しても誤動作を生じない最
少時間を保証する送出制御信号最少時間幅保証回路５
４，５１を有している。
【００１３】次に本願発明の一実施例を詳細に説明す
る。第１のバスに接続されているある装置がデータ送出
信号線１０２の信号（図２のＡ）を例えば“０”から
“１”に変化させると、転送制御回路２６は、信号線１
５０を介して送出制御信号時間監視回路５０と第２のバ
ス用送出制御信号最少時間幅保証回路５１にその信号が
変化した旨を伝える。第１のバス４に接続されている他
の装置は、この線１０２の信号Ａの変化のタイミングに
よってアドレスバス上のあて先装置アドレスを解読し、
応答信号を第１のバス４に送出する。第１のバス４に接
続されている装置の応答時間は、一般的に平均的な値と
なる。従って、その平均的な応答時間内に応答がないこ
とは、第１のバス４に対応するあて先装置アドレスを有
する装置が存在しないことを意味する。時間監視回路５
０がこの平均時間内に線１０２上からの信号Ａの変化
（応答）がないことを検出すると、時間監視回路５０は
伝送要求信号を線１５１を介して第２のバス用使用権設
定回路２９および送出制御信号最少時間幅保証回路５１
に与える。同期化制御回路５２は前記信号Ａの変化に応
答してこの伝送要求信号送出タイミング指示を線１６１
を介して時間監視回路５０に与える。この要求信号に応
答して使用権設定回路２９は信号線１０７を介して使用
権を設定する。使用権設定終了後、使用権設定回路２９
は信号線１５２を介して第２のバス用転送制御回路３１
にバス使用の許可を通知する。この許可信号および制御
回路５２から線１５９を介して与えられるタイミング信
号に応答して転送制御回路３１はアドレス入出力回路３
３およびデータ入出力回路３５とに送出指示信号を送
る。従って、転送制御信号は第１のバス４から線１０
２、転送制御回路２６、線１５０、送出制御信号最少時
間幅保証回路５１、線１５３、転送制御回路３１および
線１０８を介して第２のバス５に伝送される。コマンド
信号は、第１のバス４から線１０４、転送制御回路２
６、線１５４、転送制御回路３１および線１１０を介し
て第２のバス５に伝えられる。アドレスは第１のバス４
から線１０５、アドレス入出力回路３２、線１１７、ア
ドレス入出力回路３３および線１１１を介して第２のバ
ス５に伝えられる。データは第１のバス４から線１０
６、データ入出力回路３４、線１１９、データ入出力回
路３５および線１１２を介して第２のバス５に伝えられ
る。線１０７を介して、与えられる応答制御信号は転送
制御回路３１、線１５５、転送制御回路２６および線１
０３を介して第１のバス４に伝えられる。第２のバス５
に接続される装置は信号（図２のＡ）の変化によりアド
レス上のあて先アドレスを判定し自装置が指示されてい
れば応答しバスの転送が終了する。もし、あて先装置ア
ドレスを有する装置が第２のバス５に接続されていない
ときには、第１のバス転送を強制的に終了する。第１の
バス４のバス転送が終了し送出制御信号最少時間幅保証
回路５１で保障した時間以上の間に信号線１０８の信号
Ａが変化しなければ、第２のバス５のバス転送も終了す
る。第１のバス４に接続された装置の応答が異常に遅く
なり第２のバス５における伝送後または伝送中に応答が
あり、第１のバス４のバス転送が終了することがある。
第２のバス５に接続される装置でのあて先アドレス判定
中にこの状況が発生し、第２のバス５における伝送が終
了する、誤判定をし装置の誤操作を引き起こす。この問
題を解決するため、線１５２の信号に応答して、転送制
御回路３１が線１０８の信号を変化させると、送出制御
信号最少時間幅保証回路５１はたとえ線１０２を介して
与えられる信号Ａが変化しても誤動作を生じない最少時
間、線１０８の信号を変化させた状態で保持する。その
後、送出制御信号最少時間幅保証回路５１は第２のバス
５からの応答がなくても線１０８の信号を再び変化させ
第２のバス５のバス転送を終了させる。これにより、本
願発明では第２のバス５に接続された装置のアドレスを
記憶する回路を不要とする。
る。第１のバスに接続されているある装置がデータ送出
信号線１０２の信号（図２のＡ）を例えば“０”から
“１”に変化させると、転送制御回路２６は、信号線１
５０を介して送出制御信号時間監視回路５０と第２のバ
ス用送出制御信号最少時間幅保証回路５１にその信号が
変化した旨を伝える。第１のバス４に接続されている他
の装置は、この線１０２の信号Ａの変化のタイミングに
よってアドレスバス上のあて先装置アドレスを解読し、
応答信号を第１のバス４に送出する。第１のバス４に接
続されている装置の応答時間は、一般的に平均的な値と
なる。従って、その平均的な応答時間内に応答がないこ
とは、第１のバス４に対応するあて先装置アドレスを有
する装置が存在しないことを意味する。時間監視回路５
０がこの平均時間内に線１０２上からの信号Ａの変化
（応答）がないことを検出すると、時間監視回路５０は
伝送要求信号を線１５１を介して第２のバス用使用権設
定回路２９および送出制御信号最少時間幅保証回路５１
に与える。同期化制御回路５２は前記信号Ａの変化に応
答してこの伝送要求信号送出タイミング指示を線１６１
を介して時間監視回路５０に与える。この要求信号に応
答して使用権設定回路２９は信号線１０７を介して使用
権を設定する。使用権設定終了後、使用権設定回路２９
は信号線１５２を介して第２のバス用転送制御回路３１
にバス使用の許可を通知する。この許可信号および制御
回路５２から線１５９を介して与えられるタイミング信
号に応答して転送制御回路３１はアドレス入出力回路３
３およびデータ入出力回路３５とに送出指示信号を送
る。従って、転送制御信号は第１のバス４から線１０
２、転送制御回路２６、線１５０、送出制御信号最少時
間幅保証回路５１、線１５３、転送制御回路３１および
線１０８を介して第２のバス５に伝送される。コマンド
信号は、第１のバス４から線１０４、転送制御回路２
６、線１５４、転送制御回路３１および線１１０を介し
て第２のバス５に伝えられる。アドレスは第１のバス４
から線１０５、アドレス入出力回路３２、線１１７、ア
ドレス入出力回路３３および線１１１を介して第２のバ
ス５に伝えられる。データは第１のバス４から線１０
６、データ入出力回路３４、線１１９、データ入出力回
路３５および線１１２を介して第２のバス５に伝えられ
る。線１０７を介して、与えられる応答制御信号は転送
制御回路３１、線１５５、転送制御回路２６および線１
０３を介して第１のバス４に伝えられる。第２のバス５
に接続される装置は信号（図２のＡ）の変化によりアド
レス上のあて先アドレスを判定し自装置が指示されてい
れば応答しバスの転送が終了する。もし、あて先装置ア
ドレスを有する装置が第２のバス５に接続されていない
ときには、第１のバス転送を強制的に終了する。第１の
バス４のバス転送が終了し送出制御信号最少時間幅保証
回路５１で保障した時間以上の間に信号線１０８の信号
Ａが変化しなければ、第２のバス５のバス転送も終了す
る。第１のバス４に接続された装置の応答が異常に遅く
なり第２のバス５における伝送後または伝送中に応答が
あり、第１のバス４のバス転送が終了することがある。
第２のバス５に接続される装置でのあて先アドレス判定
中にこの状況が発生し、第２のバス５における伝送が終
了する、誤判定をし装置の誤操作を引き起こす。この問
題を解決するため、線１５２の信号に応答して、転送制
御回路３１が線１０８の信号を変化させると、送出制御
信号最少時間幅保証回路５１はたとえ線１０２を介して
与えられる信号Ａが変化しても誤動作を生じない最少時
間、線１０８の信号を変化させた状態で保持する。その
後、送出制御信号最少時間幅保証回路５１は第２のバス
５からの応答がなくても線１０８の信号を再び変化させ
第２のバス５のバス転送を終了させる。これにより、本
願発明では第２のバス５に接続された装置のアドレスを
記憶する回路を不要とする。
【００１４】
【発明の効果】本願発明によればバス転送を自系バスか
ら相手系バスに伝送するために一定時間バス伝送の応答
待ちが続くことを検出し、相手系バスにバス転送要求信
号を発生する回路と、相手系バスにバス使用権要求後、
自系バスにバス転送の応答があった場合に相手系バスに
伝送したバス転送のアドレスおよびデータ送出時間をあ
る一定時間以上保証する回路を設けることにより、接続
する相手系バスに存在する装置のアドレスを記憶してお
く回路を転送制御装置内に具備する必要がないという効
果がある。
ら相手系バスに伝送するために一定時間バス伝送の応答
待ちが続くことを検出し、相手系バスにバス転送要求信
号を発生する回路と、相手系バスにバス使用権要求後、
自系バスにバス転送の応答があった場合に相手系バスに
伝送したバス転送のアドレスおよびデータ送出時間をあ
る一定時間以上保証する回路を設けることにより、接続
する相手系バスに存在する装置のアドレスを記憶してお
く回路を転送制御装置内に具備する必要がないという効
果がある。
【図１】本発明の一実施例の構成図である。
【図２】本発明におけるタイミング図である。
３ 転送制御装置 ４ 第１の共有バス ５ 第２の共有バス ２９，３７ 使用権設定回路 ３２，３３ アドレス入出力回路 ３４，３５ データ入出力回路 ５０，５３ 送出制御信号時間監視回路 ５１，５４ 送出制御信号最少時間幅保証回路
Claims (1)
- 【請求項１】 ２つの共通入出力バスに接続され、各々
の共通入出力バスに接続される中央処理装置および周辺
装置から相手側共通入出力バスに接続される中央処理装
置および周辺装置に対してデータの書込みおよび読出し
を行なう転送制御装置において、 前記２つの共通入出力バスの各々に１つずつ対応するよ
うに設けられ、その各々は一方の共通入出力バスからア
ドレスおよびデータ送出制御信号が入力されてから所定
時間の間転送の応答待ち時間を監視し、応答信号がなく
て前記所定時間が経過したときには他方の共通入出力バ
スに対し転送要求信号を発生する送出制御信号時間監視
回路と、 この送出制御信号時間監視回路が転送要求信号を発生し
た後に前記一方の共通入出力バスに転送要求の応答があ
った場合、前記他方の共通入出力バス上のアドレスおよ
びデータ送出制御信号の変化から一定時間以上、他方の
共通入出力バスに伝送した転送用アドレスおよびデータ
の送出時間を保証する最少時間幅保証回路とを有するこ
とを特徴とする転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28157893A JPH0782468B2 (ja) | 1984-12-07 | 1993-10-05 | 転送制御装置 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25763784 | 1984-12-07 | ||
| JP59-257637 | 1984-12-07 | ||
| JP4139685 | 1985-03-01 | ||
| JP60-41396 | 1985-03-01 | ||
| JP4139785 | 1985-03-01 | ||
| JP60-41397 | 1985-03-01 | ||
| JP28157893A JPH0782468B2 (ja) | 1984-12-07 | 1993-10-05 | 転送制御装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275439A Division JPH07104826B2 (ja) | 1984-12-07 | 1985-12-06 | 転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06223031A true JPH06223031A (ja) | 1994-08-12 |
| JPH0782468B2 JPH0782468B2 (ja) | 1995-09-06 |
Family
ID=27461047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28157893A Expired - Lifetime JPH0782468B2 (ja) | 1984-12-07 | 1993-10-05 | 転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782468B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290092B1 (ko) * | 1997-11-19 | 2001-05-15 | 박종섭 | 지연 응답신호 처리 입출력 버스 인터페이스 장치 |
-
1993
- 1993-10-05 JP JP28157893A patent/JPH0782468B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290092B1 (ko) * | 1997-11-19 | 2001-05-15 | 박종섭 | 지연 응답신호 처리 입출력 버스 인터페이스 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782468B2 (ja) | 1995-09-06 |
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