JPH06230963A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 命令を実行中にそのメモリアドレスを比較
し、競合関係を調整しながらプログラム処理の高速化を
図る。 【構成】 プログラムから複数の命令を読み出し、一旦
命令バッファ部７に保持する。この段階でアドレス計算
部８により各命令のアドレス計算が実行され、命令と命
令のメモリアドレスとが対応付けられてメモリアクセス
バッファ部１２に格納される。アドレス比較部１４は、
メモリアクセスバッファ部１２に格納された各命令のメ
モリアドレスを比較し、競合関係を判断する。メモリア
ドレスが競合した場合、メモリアクセスバッファ部１２
に表示された命令の順序関係に従い、最初に読み出され
た命令から実行する制御が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムから読み出
された複数の命令を実行可能なものから順不同に実行
し、演算速度を高速化する場合に使用されるメモリアク
セス制御装置に関する。

【０００２】

【従来の技術】情報処理装置が実行するプログラムは、
通常多くの命令を配列して構成される。一般に、プログ
ラムを実行する場合にはその初めから順に命令を読み出
し、呼び出された順に命令を実行する。しかしながら、
これでは十分な処理速度の高速化を図れない。そこで、
プログラムから複数の命令を次々に読み出し、これらの
命令の中で実行可能な命令を検出し、競合が発生しない
限り順不同に命令を実行させ、演算器の利用効率を高め
る方法が紹介されている（Mike Johnson“Superscalar
Microprocessor Architecture”Prentice Hall 199
0）。この手法を実現するためには、メモリアクセス命
令によるメモリアドレスの競合を解決する必要がある。
その方法は、例えば次のような文献に紹介されている。
（ａ）「ＤＳＮ型スーパースカラプロセッサプロトタイ
プのロード／ストアパイプライン」情報処理学会計算機
アーキテクチャ研究会８６−４

【０００３】メモリアドレスの競合としては、ＬＡＳ
（load after store）、ＳＡＬ（store after load）、
ＳＡＳ（store after store ）の３種類が存在する。複
数のメモリアクセス命令の間にこのような依存関係があ
った場合、これを検出し、必ず先に読み出された命令を
先に実行するような処置を考えなければならない。その
ために、これから実行しようとするメモリアクセス命令
のメモリアドレスと、まだ実行されていない全ての先に
読み出されたメモリアクセス命令のメモリアドレスとを
予め比較する処理が必要となる。

【０００４】図２に、メモリアクセス命令の動作説明図
を示す。図に示すように、プログラム１は命令Ｃ１、Ｃ
２…Ｃ５というように複数の命令により構成されてお
り、上から下に向かって各命令が読み出されるものとす
る。このとき、例えば命令Ｃ１、Ｃ３及びＣ４がメモリ
アクセス命令であるとした場合、例えば命令Ｃ１がメモ
リアドレスＡ１をアクセスし、命令Ｃ３はメモリアドレ
スＡ２をアクセスするものとする。また、命令Ｃ４は同
じくメモリアドレスＡ２をアクセスするものとする。こ
の場合、命令Ｃ３を命令Ｃ１に先行して実行しても命令
Ｃ１による処理に影響を与えることはない。しかしなが
ら、命令Ｃ３よりも命令Ｃ４を先に実行すると、同一メ
モリアドレスＡ２に対しアクセスを行うため、その内容
が書き換えられたよう場合、実行結果に矛盾を生じる。
従って、命令Ｃ３と命令Ｃ４のメモリアドレスが同一か
どうかを判断し、同一ならば命令Ｃ４よりも命令Ｃ３の
実行を必ず先行させるといった制御が必要となる。

【０００５】しかしながら、このようなメモリアドレス
は命令をデコードしただけでは判明しない。図３に、メ
モリアドレス生成タイミング説明図を示す。この図は、
命令Ｃ３と命令Ｃ４とが実行され、メモリアドレスが生
成される過程を示すもので、タイミングＴ１、Ｔ２、Ｔ
３、Ｔ４というように時間が経過していくものとする。
図に示すように、命令Ｃ３をタイミングＴ１でフェッチ
し、タイミングＴ２でそのデコードを行う。この段階で
は、まだメモリアドレスは判明しない。その後、タイミ
ングＴ３において、命令を実行する際にアドレス計算が
行われる。このとき、メモリアドレスＡ２が判明する。
命令Ｃ４についても同様のタイミングで処理が行われ、
タイミングＴ３において、メモリアドレスが生成されて
その内容が比較される。従って、この段階でメモリアド
レスの競合が発見され、命令Ｃ３が先に実行されること
になる。

【０００６】パイプライン処理では、一方の命令の処理
が他方より１マシンサイクル先行する。従って、上記の
ような処理を行うためには、一方の命令のアドレス計算
を終了した段階でメモリアドレスを保持し、更に各命令
については、その読み出し順序関係を明確にしておく必
要がある。このような処理をプログラム実行時に行うこ
とは容易でないことから、従来、例えばコンパイル時に
実行順序を指定する情報を命令に付加するようにしてい
た。一般に、メモリアクセス命令は次の３種類に分類さ
れる。まず、「strongly Ordered」という命令は、命令
順序通り実行すべき命令である。競合関係の存在が明ら
かな場合や競合関係の存在が判断できない場合には、こ
の命令は読み出し順通りに実行する。また、「weakly O
rdered」という命令は、同一データ型のメモリアクセス
命令相互間で順序通りに実行されることを確保する命令
である。従って、異なるデータ型に対するメモリアクセ
ス命令相互間では適用されない。また、「Unorderd」と
いう命令は、全く読み出し順に従わないで実行できる命
令である。これは各命令が全く相互に依存競合関係が無
いと断定できる場合に適用される。従って、このような
命令については順不同に実行され、高速演算処理が可能
となる。

【０００７】

【発明が解決しようとする課題】ところで、上記のよう
な従来技術では、演算処理の実行前に命令順序を設定し
てしまう。従って、実行前に判断できないような順序関
係がある場合、競合関係が発生するケースを考慮して、
命令を読み出し順に実行させるような設定を行うことに
なる。従って、実際にプログラムを実行していく段階で
命令間に競合関係が無いとわかっても、これらの命令は
読み出し順に実行されるため、プログラムの十分な処理
高速化が図れないといった解決すべき課題があった。更
に、予め競合関係は発生しないと判断され、命令順序に
従わないで実行できるとした命令が実行中に依存関係を
発生し、演算処理結果にエラーが生じるといった状態の
発生するおそれも皆無ではない。また、上記のような処
置を行うためには、予め各命令にその命令の種類を示す
情報を付加する新たなビットを必要とする。従って、プ
ログラム全体を格納するためのメモリの容量が大きくな
るといった解決すべき課題もあった。本発明は以上の点
に着目してなされたもので、命令を実行中にそのメモリ
アドレスを比較し、競合関係を調整しながらプログラム
処理の高速化を図るメモリアクセス制御装置を提供する
ことを目的とするものである。

【０００８】

【課題を解決するための手段】本発明のメモリアクセス
制御装置は、プログラムから読み出された複数の命令を
実行前に読み出して保持する命令バッファ部と、前記命
令バッファ部内のメモリアクセス命令のアクセス対象と
なるメモリアドレスを計算するアドレス計算部と、前記
命令バッファ部中の各メモリアクセス命令の実行順と各
命令のメモリアドレス及びデータを表示するメモリアク
セスバッファ部と、前記各命令のメモリアドレスを比較
するアドレス比較部と、メモリアドレスの一致した競合
命令があったとき、前記メモリアクセスバッファ部を参
照して、先に読み出された命令の実行を優先させるメモ
リアクセス制御部とを備えたことを特徴とするものであ
る。

【０００９】

【作用】この装置は、プログラムから複数の命令を読み
出し、一旦命令バッファ部に保持する。この段階でアド
レス計算部により各命令のアドレス計算が実行され、命
令と命令のメモリアドレスとが対応付けられてメモリア
クセスバッファ部に格納される。アドレス比較部は、メ
モリアクセスバッファ部に格納された各命令のメモリア
ドレスを比較し、競合関係を判断する。メモリアドレス
が競合した場合、メモリアクセスバッファ部に表示され
た命令の順序関係に従い、最初に読み出された命令から
実行する制御が行われる。従って、メモリアクセス命令
のメモリアドレスの競合は、常に実行時に判断され、そ
の段階で競合が発生しないと判断された命令は順不同に
実行されるため、処理速度を最大限に高速化できる。し
かも、命令に予めその実行順を示す情報を付加する必要
はなくなる。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のメモリアクセス制御装置実施
例を示すブロック図である。図の装置は、命令キャッシ
ュ５に格納されたプログラムを構成する各命令を読み出
し、メモリ６をアクセスする等によってその処理を実行
するための装置である。この命令キャッシュ５から読み
出された命令を格納するために、命令バッファ部７が設
けられている。また、この他に、アドレス計算部８、レ
ジスタファイル９、メモリアクセス命令制御部１０等が
設けられている。メモリアクセス命令制御部１０には、
メモリアクセス命令デコード部１１、メモリアクセスバ
ッファ部１２、命令番号制御部１３及びアドレス比較部
１４が設けられている。また、メモリアクセス命令制御
部１０とメモリ６との間には、メモリアクセス制御部１
５が設けられている。

【００１１】命令キャッシュ５は、プログラム実行の高
速化を図るために、プログラムの一部を転送し格納して
おくための従来良く知られたキャッシュメモリから構成
される。命令バッファ部７は、本発明において新たに設
けられたもので、命令キャッシュ５から複数のメモリア
クセス命令をその実行前に読み出し、保持しておくため
の記憶部から構成される。この命令バッファ部７は、命
令部７−１と番号部７−２とにより構成される。命令部
７−１には読み出された命令が格納され、番号部７−２
には各命令を識別するための番号が格納される。この番
号は、メモリアクセスバッファ部１２に格納されるメモ
リアドレス等と、命令バッファ部７に格納された命令の
うちメモリアクセス命令とを対応付けるために設けられ
る符号である。

【００１２】アドレス計算部８は、命令バッファ部７に
格納された各命令を解読し、その命令がメモリアクセス
命令であった時にそのアドレスを計算するための演算処
理部である。レジスタファイル９は、そのアドレス計算
等に必要なデータを格納したデータメモリから構成され
る。メモリアクセス命令制御部１０のメモリアクセス命
令デコード部１１は、命令キャッシュ５から読み出され
た各命令をデコードするための回路である。この回路は
命令のメモリアクセス命令であることを識別する。メモ
リアクセスバッファ部１２は、後で説明する図５に示し
たメモリアクセステーブル２１を格納し、ここに各命令
のメモリアドレス等に関する情報を保持する記憶領域か
ら構成される。なお、メモリアクセスバッファ部１２に
設けられたメモリアクセステーブル２１と、命令バッフ
ァ部７に格納された各命令との対応付けを行うために、
命令番号制御部１３が設けられ、ここに命令番号キュー
２２が格納される。

【００１３】図４に、命令番号キュー説明図を示す。こ
の命令番号キューは、命令バッファ部７に格納できる命
令の数だけ各命令を識別する番号値を備えている。ここ
では、例えばその数を“８”とし、番号値は“１”から
“８”までが用意されている。そして、その番号値を格
納するフィールドには、それぞれＶａｌフィールドが付
加されており、その番号値が有効かどうかを示すように
なっている。即ち、Ｖａｌフィールドが“１”の場合に
は、その番号値は有効であり、命令バッファ部７に新た
に格納されるメモリアクセス命令に、その番号値を付加
することができることを表わす。

【００１４】図５に、メモリアクセステーブル説明図を
示す。このメモリアクセステーブルは、命令番号フィー
ルドと、命令フィールド、メモリアドレスフィールド、
レジスタ名フィールド、データフィールド及びＶａｌフ
ィールドから構成される。命令番号フィールドには、上
記命令バッファ部７に格納された命令に付加された番号
が記入される。即ち、例えば命令番号キューのＶａｌフ
ィールドは、予め全て“１”となっており、命令バッフ
ァ部７に最初の命令が１個格納されると、命令番号キュ
ーの番号値１のＶａｌフィールドが“０”となる。そし
て、その番号値が命令バッファ部７の番号部に格納され
ると同時に、メモリアクセステーブル２１の最上段にそ
の番号値が格納される。これによって、命令バッファ部
７に格納された命令とメモリアクセステーブル２１の中
に格納された情報との対応付けが行われる。

【００１５】メモリアクセステーブル２１の命令フィー
ルドには、命令バッファ部７に格納された命令の種別が
格納される。上記命令バッファ部７には、この実施例で
はメモリアクセス命令のみが格納される。そして、その
命令が、例えばＳＴＯＲＥ命令とＬＯＡＤ命令とに分類
される。従って、命令フィールドにはＳＴＯＲＥあるい
はＬＯＡＤのいずれかの表示データが格納されることに
なる。メモリアドレスフィールドには、その命令のアク
セス対象となるメモリアドレスが格納される。このメモ
リアドレスは、先に説明したアドレス計算部８により演
算処理されて得られたデータである。レジスタ名フィー
ルドには、ＳＴＯＲＥやＬＯＡＤを行う際に使用される
データを一時的に保持するレジスタ番号が格納される。
データフィールドには、そのＬＯＡＤやＳＴＯＲＥに使
用されるデータが格納される。また、Ｖａｌフィールド
には、そのテーブルの各行の内容が有効かどうかを示す
値が格納される。有効の場合は“１”、無効の場合は
“０”とされる。

【００１６】以下、本発明の装置の動作例を具体的に順
を追って説明する。図６は、メモリアクセス命令動作タ
イミングチャートである。例えば、図１に示す装置の命
令キャッシュ５から２個のメモリアクセス命令が命令バ
ッファ部７に読み出され保持されたとする。この命令
は、図６（ａ）及び（ｂ）に示す通りの内容のもので、
一方はＳＴＯＲＥ命令、他方はＬＯＡＤ命令である。な
お、その第１引数は、それぞれＲ２、Ｒ３と表示されて
いるが、これらは命令実行の際のデータを保持するレジ
スタ番号である。また、第２引数はＲ１０、Ｒ１１と表
示されているが、これらはメモリアクセスのためのアド
レスレジスタ番号を示している。また、この装置はパイ
プライン処理を実行しており、図６に示すように、各命
令の処理は、ｆがフェッチ、ｄがデコード、ｅが実行、
ｍがメモリアクセス、ｗがレジスタへの書込みという５
種類のステージから構成される。

【００１７】プログラム実行開始前には、図４に示す命
令番号キューのＶａｌフィールドの値は全て“１”、図
５に示すメモリアクセステーブルのＶａｌフィールド
は、いずれもその値が全て“０”になっている。ここ
で、タイミングＴ１でＳＴＯＲＥ命令が命令キャッシュ
５から命令バッファ部７にフェッチされる。このとき、
予め図１に示すメモリアクセス命令デコード部１１が、
読み出された命令がメモリアクセス命令であることを認
識する。この場合、そのＳＴＯＲＥ命令が命令バッファ
部７の命令部７−１に格納される。そして、命令番号制
御部１３は、命令番号キューの最初の番号値１につい
て、そのＶａｌフィールドを無効、即ち値“０”に切り
換えると共に、番号値“１”を命令バッファ部７の番号
部７−２に格納する。また、メモリアクセスバッファ部
１２は、同一の番号値をメモリアクセステーブル２１の
命令番号フィールドに格納すると共に、その段のＶａｌ
フィールドを有効、即ち“１”に切り換える。

【００１８】次のタイミングＴ２では、タイミングＴ１
でフェッチされたＳＴＯＲＥ命令の詳細なデコードが行
われ、レジスタ番号Ｒ１０からアドレス計算のためのメ
モリアドレスが読み出される。このレジスタは、図１に
示すレジスタファイル９に設けられている。このとき、
例えばＳＴＯＲＥすべきデータをレジスタ番号Ｒ２のレ
ジスタから読み出そうとしたが、レジスタデータハザー
ドによって読み出すことができないとする。なお、レジ
スタデータハザードというのは、他の命令等によりレジ
スタ番号Ｒ２のレジスタが占有されており、別の命令で
使用できないような状態をいう。この段階で、メモリア
クセステーブル２１のレジスタ名フィールドにそのレジ
スタ名が書き込まれる。なお、このようなレジスタデー
タハザードの状態は、例えばタイミングＴ４の終了時ま
で続くものとする。

【００１９】一方、タイミングＴ２において、ＬＯＡＤ
命令が命令キャッシュ５からフェッチされ、メモリアク
セス命令デコード部１１においてデコードされる。この
場合にも、タイミングＴ３において、先に実行されたＳ
ＴＯＲＥ命令と同様にその命令が命令バッファ部７に格
納され、命令番号キューから番号値２が取り出され、そ
の番号が番号部７−２に格納される。また、図５に示す
メモリアクセステーブル２１の命令番号フィールドにそ
の番号値が格納され、Ｖａｌフィールドが有効になる。
タイミングＴ３においては、ＳＴＯＲＥ命令のアドレス
が計算されるが、このタイミングでＬＯＡＤ命令のデコ
ードが行われ、メモリアクセステーブル２１には、その
ＬＯＡＤ命令の実行のためのレジスタ名Ｒ３がレジスタ
名フィールドに書き込まれる。

【００２０】タイミングＴ４では、本来ＳＴＯＲＥ命令
のメモリアクセスが行われるはずである。しかしなが
ら、ＳＴＯＲＥすべきデータを保持するレジスタ番号Ｒ
２のレジスタの読み出しができないため、メモリアクセ
スステージに進むことができない。タイミングＴ５で、
ＳＴＯＲＥ命令によるレジスタ番号Ｒ２のレジスタの読
み出しが可能になる。そこで、このレジスタに格納され
たデータをメモリアクセステーブル２１のデータフィー
ルドに書き出し、命令バッファ部７から該当する番号値
１の命令が取り出される。ＳＴＯＲＥ命令により必要な
データをメモリアクセステーブルに移した結果、命令バ
ッファ部７へＳＴＯＲＥ命令を保存する必要がなくなっ
たためで、これにより次のメモリアクセス命令の保護が
可能になる。

【００２１】このＬＯＡＤ命令では、アドレス競合がな
ければＳＴＯＲＥ命令に先行してメモリアクセスが可能
となる。従って、アドレス比較部１４がＳＴＯＲＥ命令
のメモリアドレスとＬＯＡＤ命令のメモリアドレスとを
比較する。即ち、タイミングＴ３において、ＳＴＯＲＥ
命令のメモリアドレスが計算され、タイミングＴ４にお
いてＬＯＡＤ命令のメモリアドレスがアドレス計算部８
によって計算され、両者が一致するか比較されて競合判
断が行われる。この実施例の場合には、図５に示すメモ
リアクセステーブル２１のメモリアドレスフィールドに
示すように、メモリアドレスが一致しないため、ＬＯＡ
Ｄ命令の先行処理が可能となる。従って、ＬＯＡＤ命令
のメモリアクセスを行うことがメモリアクセス命令制御
部１０からメモリアクセス制御部１５に通知される。

【００２２】一方、もしアドレス比較部１４によって、
ＳＴＯＲＥ命令とＬＯＡＤ命令のメモリアドレスが一致
すると判断された場合には、先に読み出されたＳＴＯＲ
Ｅ命令が先に実行される。この例では、予めメモリアク
セステーブルの上位の段には必ず下位の段よりも先に読
み出された命令が格納されるように設定されている。従
って、アドレス比較部１４からメモリアドレスが一致す
るという情報が出力されると、自動的にメモリアクセス
テーブルの上位の段にあるＶａｌフィールドが有効なＳ
ＴＯＲＥ命令が先に処理されるようにメモリアクセス制
御部１５に通知される。このような構成をとることによ
り、アドレス比較部１４では、命令の読み出し順序関係
を考慮した処理は必要としない。

【００２３】タイミングＴ６では、ＳＴＯＲＥ命令によ
るメモリアクセスが実行される。また、同一のタイミン
グでＬＯＡＤ命令により得られたデータがレジスタ名Ｒ
３のレジスタに格納される。なお、ＬＯＡＤ命令の際に
は、メモリ６から読み出されたデータがメモリアクセス
テーブル２１のデータフィールドに一旦格納される。こ
れが、タイミングＴ６において、レジスタ名Ｒ３のレジ
スタに書き込まれる。そして、このとき命令バッファ部
７の番号値が２のＬＯＡＤ命令が取り出され、メモリア
クセステーブル２１のＬＯＡＤ命令に対応するＶａｌフ
ィールドが無効、即ち“０”とされる。こうして、メモ
リアクセステーブル２１からＬＯＡＤ命令に対する情報
が削除され、次のタイミングＴ７ではＳＴＯＲＥ命令に
よるレジスタへの書込みステージを終了する。ここで、
ＳＴＯＲＥ命令についてもメモリアクセステーブルのＶ
ａｌフィールドが無効とされる。なお、命令番号制御部
１３では、命令の実行が終了すると、命令キュー２２の
Ｖａｌフィールドが“０”の最上段の部分に番号値
“２”を書き込んで、そのＶａｌフィールドを“１”に
し、次の使用を可能にする。

【００２４】以上のように、本発明の装置は、概略的に
は次のような原理で動作する。図７に、本発明の装置の
動作フローチャートを示す。図において、ステップＳ１
で命令バッファ部７から命令が取り出される。そして、
ステップＳ２において、アドレス計算が行われる。ステ
ップＳ３でメモリアクセステーブル２１が参照され、ス
テップＳ４において、テーブルの上位に競合命令がある
かどうかが判断される。もし、競合命令がなければステ
ップＳ６に移り、命令が実行されるが、もし競合命令が
あればステップＳ５において、メモリアクセステーブル
２１の上位の競合命令のＶａｌフラグが無効になるまで
待機する。即ち、必ずメモリアクセステーブルの上位に
ある命令から順にメモリアクセスが実行される。

【００２５】本発明は以上の実施例に限定されない。メ
モリアドレス競合制御のためのメモリアクセステーブル
の構成は、上記の例に限定されず、少なくとも命令とそ
のメモリアドレスとが対応付けられ、更に各命令の読み
出し順序関係が明らかになっているものであればどのよ
うなものであってもよい。また、上記実施例では命令バ
ッファ部とメモリアクセステーブルに命令番号制御部か
ら同一の番号値の命令番号を付すように制御したが、も
し命令バッファ部にメモリアクセステーブルを同時に格
納することができるような構成であれば、上記のような
手段をとる必要はない。

【００２６】

【発明の効果】以上説明した本発明のメモリアクセス制
御装置は、命令バッファ部に対しプログラムから読み出
された複数のメモリアクセス命令を実行前に読み出して
保持し、アドレス計算部において、各命令のアクセス対
象となるメモリアドレスを計算し、メモリアクセスバッ
ファ部にメモリバッファ中の各命令の読み出し順と、命
令のアクセスアドレスとを表示し、アドレス比較部にお
いて各命令のアクセスアドレスを比較してアクセスアド
レスの一致した競合命令があったとき、先に読み出され
た命令の実行を優先させるように制御する構成としたた
め、予め各命令に実行順を示す情報を付加する必要がな
く、命令実行時に競合が明らかなものについてのみ、そ
の読み出し順に命令を実行し、それ以外の場合には順不
同に命令を実行することができ、プログラムの実行を極
めて高速に能率良く行うことができる。

【図面の簡単な説明】

【図１】本発明のメモリアクセス制御装置実施例を示す
ブロック図である。

【図２】メモリアクセス命令の動作説明図である。

【図３】メモリアドレス生成タイミング説明図である。

【図４】命令番号キュー説明図である。

【図５】メモリアクセステーブル説明図である。

【図６】メモリアクセス命令動作タイミングチャートで
ある。

【図７】本発明の装置の動作フローチャートである。

【符号の説明】

５ 命令キャッシュ ６ メモリ ７ 命令バッファ部 ８ アドレス計算部 １０ メモリアクセス命令制御部 １２ メモリアクセスバッファ部 １３ 命令番号制御部 １４ アドレス比較部 １５ メモリアクセス制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムから読み出された複数の命令
   を実行前に読み出して保持する命令バッファ部と、 前記命令バッファ部内のメモリアクセス命令のアクセス
   対象となるメモリアドレスを計算するアドレス計算部
   と、 前記命令バッファ部中の各メモリアクセス命令の実行順
   と各命令のメモリアドレス及びデータを表示するメモリ
   アクセスバッファ部と、 前記各命令のメモリアドレスを比較するアドレス比較部
   と、 メモリアドレスの一致した競合命令があったとき、前記
   メモリアクセスバッファ部を参照して、先に読み出され
   た命令の実行を優先させるメモリアクセス制御部とを備
   えたことを特徴とするメモリアクセス制御装置。