JPH06230965A - 演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 音声信号や画像信号のように実時間処理を要
求され、かつ高い速度での演算能力を必要とする信号処
理システムに採用する。 【構成】 入出力装置等の外部装置に接続されて外部装
置からそのままデータを受け入れる入力レジスタ１５を
備えている。そして、入力側バスライン１８には、ＡＬ
Ｕ等から成る演算器１７が接続されている。従って、例
えば入力レジスタ１５から入力するデータと内部レジス
タに格納されたデータを使用して一定の演算処理を行な
い、出力側バスライン１９を介して出力レジスタ１６に
出力することができる。この出力レジスタ１６はやはり
入出力装置等に接続される。従って、入出力装置のデー
タはバッファメモリ等を使用することなく直接高速演算
処理される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声や画像等のデジタ
ル信号を実時間処理する場合に適する演算処理装置に関
する。

【０００２】

【従来の技術】通信や情報処理の分野において、音声や
画像についての信号をデジタル信号化し、複雑な加工処
理を加えることが広く行なわれている。図２に、このよ
うな処理に適する従来一般の信号処理システムブロック
図を示す。このシステムは、内部データバス１に対し、
演算制御部２、ＲＯＭ（リードオンリメモリ）３、ＲＡ
Ｍ（ランダムアクセスメモリ）４、命令キャッシュ５、
ＤＭＡ制御部６を接続した構成のものである。内部デー
タバス１には外部バスインタフェース（Ｉ／Ｆ）７を介
して外部メモリ８が接続されている。また、ＤＭＡ制御
部６には入出力インターフェース（Ｉ／Ｆ）９を介して
入出力装置１０が接続されている。

【０００３】内部データバス１はシステムバスやデータ
バスから構成される。演算制御部２は、この装置の動作
を制御するプロセッサや一次メモリ等を含む回路から構
成される。ＲＯＭ３は演算制御部２の動作プログラムを
格納するためのメモリである。ＲＡＭ４は演算制御のた
めのパラメータを格納したり、あるいは演算処理のため
のデータを一時格納するためのメモリである。命令キャ
ッシュ５は演算制御部２の動作命令を一時格納し、高速
演算処理を行うための記憶装置である。ＤＭＡ制御部６
は、入出力Ｉ／Ｆ９を介して入出力装置１０等からデー
タを自動的にＲＡＭ４に転送する制御を行い、あるいは
その逆方向の転送を行うためのダイレクトメモリアクセ
ス制御回路である。外部メモリ８は、例えば半導体大容
量メモリや磁気ディスク装置等から構成される。入出力
装置１０は音声信号や画像信号を供給する各種の装置か
ら構成される。

【０００４】上記の装置は次のように動作する。まず、
演算制御部２はＲＯＭ３から動作プログラムを読み出
し、そのプログラムに沿って所定の演算処理を行う。そ
の演算対象となるデータはＲＡＭ４に格納される。な
お、このデータは外部メモリ８や入出力装置１０に用意
されており、ＤＭＡ制御部６は所定のタイミングで自動
的にこれらのデータを１データブロックずつ転送する。
演算制御部２は、そのようなデータを利用して所定の処
理を行ない、その結果を別の入出力装置に向けて出力し
たり、その他の演算処理を実行する。

【０００５】

【発明が解決しようとする課題】ところで、上記のよう
な従来一般の信号処理システムにおいては、ＤＭＡ制御
部６は、演算制御部２が使用するデータを内部データバ
ス１の空き時間を利用して１データブロックずつＲＡＭ
４に自動転送する動作を行う。この場合、そのデータブ
ロックは常に演算制御部２が使用する前にＲＡＭ４に転
送され、また処理の終了したデータブロックは適切なタ
イミングで外部の入出力装置１０等に転送する必要があ
る。従って、このようなＤＭＡ制御部６の動作と演算制
御部２の動作とは、演算処理を妨げないように適切に同
期させる必要がある。このような同期を行うためにＤＭ
Ａ制御部６の動作は割り込み処理あるいはプログラムの
ポーリング処理により進められる。ところが、この種の
同期のための処理は、実際には演算制御部２の負荷の増
大を招き、いわゆるオーバーヘッドの原因となる。

【０００６】また、ＤＭＡ制御部６の転送単位である１
データブロックのサイズが小さい場合には、同期のため
の割り込み処理などが増加し、オーバーヘッドが本来の
データ処理の時間に比べて無視できないものになる。例
えば画像信号を圧縮処理するための離散コサイン変換等
を実行する場合、データ処理時間とこのようなＤＭＡ転
送のための同期処理時間の割合がほぼ同程度になってし
まうこともある。逆に、転送単位である１データブロッ
クのサイズを大きくすれば、割り込みやポーリングの手
続きは減少するが、これは入力データの入力速度が緩や
かで演算制御部２の動作速度が十分遅くて済む場合にの
み適用される。即ち、演算制御部２の動作を妨げない範
囲でＤＭＡ制御部６のデータ転送処理が実行されなけれ
ばならず、１データブロックのサイズは、これにより自
から限定される。また、演算制御部２のデータ処理速度
が低くてもよい場合には、例えば複数系統のデータブロ
ックを一括して、１データブロックサイズを十分大きく
とりデータ転送を実行することが考えられる。これによ
って、演算制御部２のデータ処理稼動率を向上させるこ
とができる。

【０００７】しかしながら、このような場合には入力デ
ータの速度変換と複数系統のデータブロック混合のため
にデータバッファが別に必要になる。更に、今度はデー
タの入力速度に比べて演算制御部２のデータ処理能力が
不足する場合、図２に示したような信号処理システムを
複数設け、元のデータを分割して複数のデータブロック
とし、そのデータブロック単位でデータ転送を行う処理
が採用される。しかしながら、このような場合、元のデ
ータを各信号処理システムへ分割して供給する装置や処
理結果を統合する装置と、各信号処理システム間の処理
動作の同期のための新たな制御装置等を必要するといっ
た問題があった。本発明は以上の点に着目してなされた
もので、音声信号や画像信号のように実時間処理を要求
され、かつ高い速度での演算能力を必要とする信号処理
システムに採用できる演算処理装置を提供することを目
的とするものである。

【０００８】

【課題を解決するための手段】本発明の第１発明は、演
算対象となるデータを外部装置から受け入れる入力レジ
スタと、この入力レジスタと入力側バスラインを介して
並列に接続され、前記入力レジスタから直接前記データ
を受入れて、それぞれ命令に応じた演算を実行する複数
の演算器と、前記演算器の演算結果を出力側バスライン
を介して直接受入れ、外部回路に出力する出力レジスタ
とを備えたことを特徴とする演算処理装置に関する。

【０００９】本発明の第２発明は、１単位の演算処理ブ
ロックが、演算対象となるデータを外部装置から受け入
れる入力レジスタと、この入力レジスタと入力側バスラ
インを介して並列に接続され、前記入力レジスタから直
接前記データを受入れて、それぞれ命令に応じた演算を
実行する複数の演算器と、前記演算器の演算結果を出力
側バスラインを介して直接受入れ、外部回路に出力する
出力レジスタとから構成され、複数の前記演算ブロック
が、互いに、前段の演算ブロックの出力レジスタが後段
の演算ブロックの入力レジスタとなるように縦列接続さ
れたことを特徴とする演算処理装置に関する。

【００１０】本発明の第３発明は、演算対象となるデー
タを外部装置から受け入れる入力レジスタと、この入力
レジスタと入力側バスラインを介して並列に接続され、
前記入力レジスタから直接前記データを受入れて、それ
ぞれ命令に応じた演算を実行する複数の演算器と、前記
演算器の演算結果を出力側バスラインを介して直接受入
れ、外部回路に出力する出力レジスタと、前記演算器の
演算結果を前記出力側バスラインを介して前記出力レジ
スタと同時に受け入れて一時記憶し、その内容を前記入
力側バスラインに出力する一時記憶部を備えたことを特
徴とする演算処理装置に関する。

【００１１】

【作用】この装置は、入出力装置等の外部装置に接続さ
れて外部装置からそのままデータを受け入れる入力レジ
スタを備えている。そして、入力側バスラインには、Ａ
ＬＵ等から成る演算器が接続されている。従って、例え
ば入力レジスタから入力するデータと内部レジスタに格
納されたデータを使用して一定の演算処理を行ない、出
力側バスラインを介して出力レジスタに出力することが
できる。この出力レジスタは、やはり入出力装置等に接
続され、入出力装置のデータはバッファメモリ等を使用
することなく直接演算処理される。上記のような構成の
演算処理ブロックを直列に接続すると、入力データを各
演算器がそれぞれ決められた手順で演算処理を行なえ
ば、極めて高速に複雑な演算がパイプライン式に実施さ
れ直ちに入出力装置にそのデータが戻される。

【００１２】また、演算器の出力を出力側バスラインを
介して出力レジスタに出力する一方、これと同時に一時
記憶部に入力して一時記憶させることができれば、一時
記憶部から入力側バスラインを介して、そのデータを演
算器に送り込み、そのデータについて再び演算器による
演算処理を実行することができる。以上の構成により、
画像信号等の複雑な演算処理を高速で行ない実時間処理
を確保できる。

【００１３】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の演算処理装置実施例を示すブ
ロック図である。この図の説明をする前に、まずこのよ
うな演算処理装置を設けた演算制御部の説明を行う。図
３は、本発明の装置を使用した演算制御部ブロック図で
ある。この演算制御部は、図２に示したような信号処理
システムの演算制御部２を具体的にブロック化したもの
である。図のように、この演算制御部には、演算処理装
置１１、シーケンサ１２、プログラムメモリ１３及び命
令デコーダ１４が設けられている。シーケンサ１２は、
プログラムメモリ１３に格納したプログラムの命令コー
ドを読み出すための命令アドレスを生成する回路であ
る。プログラムメモリ１３から読み出された命令コード
は命令デコーダ１４に入力し解析される。これによっ
て、命令デコーダ１４から演算処理装置１１の各部に制
御信号が送り込まれ、演算処理装置１１はこの制御に従
って所定の演算処理を実行する。

【００１４】ここで、本発明の装置においては、演算処
理装置１１に対し直接入力レジスタ１５や出力レジスタ
１６が接続され、ここに図２に示した入出力装置１０等
が接続される。従って、本発明の装置においては、バッ
ファメモリに対し入出力装置のデータを転送したり、あ
るいは演算処理後のデータを一旦バッファメモリに格納
した後、入出力装置に送り出すといった処理を必要とし
ない。即ち、必要なデータは入力レジスタ１５を介して
直接受け入れ、演算処理装置１１で演算処理したデータ
は直ちに出力レジスタ１６を介して入出力装置に向け送
り出される構成となっている。なお、この実施例では入
力レジスタは２組設けられ、入力レジスタ１５Ａと１５
Ｂによって、それぞれ例えば２種類の入出力装置からデ
ータを受け入れることができる構成とされている。もち
ろん１種類の入出力装置の２組のデータを別々に受け入
れるような構成であってもよい。

【００１５】また、出力レジスタ１６も２組、即ち出力
レジスタ１６Ａ、１６Ｂが設けられ、それぞれ必要に応
じて別々の入出力装置に向けて演算処理結果が出力でき
る構成とされている。なお、入力レジスタ１５Ａ、１５
Ｂは、この実施例では複数のレジスタを組み合わせたシ
フトレジスタ構成とされている。これによって、入力デ
ータを一時的に入力レジスタ１５に複数保持することが
可能である。

【００１６】再び図１に戻って、本発明の演算処理装置
の基本的な構成を説明する。図１に示す演算処理装置
は、図３に示した演算処理装置１１の内部構成を示して
いる。図１（ａ）に示すように、基本的にはこの演算処
理装置は入力レジスタ１５に接続された入力側バスライ
ン１８と、出力レジスタ１６に接続された出力側バスラ
イン１９の間に、演算器１７を配置した構成とされてい
る。この演算器１７は、通常複数設けられ、例えばＡＬ
Ｕや乗算器等から構成される。演算器１７には、図３に
おいて示した命令デコーダ１４からその命令に応じた制
御信号が加えられ、例えば複数の演算器の内ＡＬＵのみ
が動作し、入力レジスタ１５に格納されたデータに所定
の処理を加えて出力レジスタ１６に出力するといった動
作を行う。

【００１７】また、この実施例では、入力側バスライン
１８と出力側バスライン１９の間に複数のレジスタ等か
ら構成された一時記憶部２０が設けられている。この構
成によって、演算器１７の出力は出力レジスタ１６に送
り込まれる他、出力側バスライン１９を通じて一時記憶
部２０に入力する。この一時記憶部２０は出力側バスラ
イン１９から送り込まれたデータを一時記憶し、所定の
タイミングで入力側バスライン１８に向け出力する。こ
れによって、演算器１７は一旦演算処理したデータを一
時記憶部２０に格納した後、再び入力側バスライン１８
を通じて読み出して別の演算処理を加えることができ
る。この場合の複数の演算器の内の１つが同様の処理を
繰り返してもよいし、複数の演算器の１つが演算処理を
行なった後、他の演算器がそのデータを別の手順で演算
処理するような構成にしても差し支えない。

【００１８】図１（ｂ）に示す実施例は、本発明の装置
の変形例である。即ち、この図１（ａ）に示す回路ブロ
ックを１単位の演算処理ブロックとした場合、（ｂ）に
示す装置は複数単位の演算処理ブロックを直列に接続し
たものである。このような構成にすると、入力レジスタ
１５−１に入力したデータを演算器１７−１が入力側バ
スライン１８−１を介して受け入れ、これを演算処理し
て出力側バスライン１９−１に出力する。このデータは
出力レジスタ１５−２に格納されるが、この出力レジス
タ１５−２は次の演算処理ブロックの入力レジスタとし
ても機能する。従って、次の演算処理ブロックの入力側
バスライン１８−２を介してこのデータは演算器１７−
２に取り込まれ、別の演算処理が加えられる。そして、
その出力側バスライン１９−２を介して出力レジスタ１
５−３に向け出力される。このデータは、更に図示しな
いいくつかの演算処理ブロックを経て、出力側バスライ
ン１９−３を介して出力レジスタ１６−１に出力され
る。

【００１９】上記のような構成にすることによって、入
力レジスタ１５−１に入力したデータが、パイプライン
式に高速で複雑な演算処理を加えられた後、出力レジス
タ１６−１に出力される。上記のような構成の演算処理
装置を実現させるために、実際には次のような具体的な
回路構成が採用される。図４は本発明の演算処理装置回
路実施例ブロック図を示す。また、図５は本発明の装置
の制御用命令説明図を示す。この図５に示すような制御
用命令を使用して、図４に示す装置が動作する。図４に
示した装置の入力側には入力レジスタ１５が設けられて
いる。この入力レジスタは先に説明したように、入力レ
ジスタ１５Ａ、１５Ｂから構成され、２系統の入力デー
タキューが形成されている。

【００２０】また、出力側には出力レジスタ１６が設け
られ、ここには２個の出力レジスタ１６Ａ、１６Ｂが配
置されている。上記入力レジスタ１５の出力は入力側バ
スライン１８に接続され、出力レジスタ１６は出力側バ
スライン１９に接続されている。入力側バスライン１８
は、第１ソースオペランドバス３１と第２ソースオペラ
ンドバス３２から構成されている。この例では入力レジ
スタ１５Ａの出力は第２ソースオペランドバスに接続さ
れ、入力レジスタ１５Ｂの出力は第１ソースオペランド
バス３１に接続されるよう構成されている。なお、第１
ソースオペランドバス３１には入力レジスタ１５Ａの出
力も必要に応じて受け入れられる構成となっている。

【００２１】また、上記入力側バスライン１８と出力側
バスライン１９との間には、この実施例では３個の演算
器が配置されている。この演算器は乗算器４１とＡＬＵ
４４と多ビットシフタ４５から構成される。乗算器４１
は、第１ソースオペランドバス３１と第２ソースオペラ
ンドバス３２に供給されるデータの積をとって出力側バ
スライン１９に向け出力する装置である。ＡＬＵ４４
は、よく一般に知られた演算処理ユニットで、一方の端
子には第２ソースオペランドバス３２や乗算器４１から
得られるデータを受け入れ、もう一方の端子には第１ソ
ースオペランドバス３１や自己の処理結果を受け入れて
所定の論理演算をするよう構成されている。多ビットシ
フタ４５は、第１ソースオペランドバス３１からデータ
を受け入れ、第２ソースオペランドバス３２により受け
入れたデータによって所定のシフト処理を行なって出力
側バスライン１９に出力する処理を行う回路である。

【００２２】なお、この他に入力側バスライン１８と出
力側バスライン１９の間には係数レジスタポインタ３
６、係数レジスタ３７、セレクタ３８、ループカウンタ
３９、状態レジスタ４０、汎用レジスタ４６、セレクタ
４８、汎用レジスタポインタ４７等が設けられる。ま
た、この他に、図１に示した一時記憶部２０に該当する
ものとして、作業用一時記憶５２が設けられ、その周辺
には書き込みレジスタ５１、セレクタ５０、読み出しレ
ジスタ５３及び作業用一時記憶ポインタ５４等が設けら
れている。なお、ＡＬＵ４４の入力側にはそれぞれ演算
対象となるデータを受け入れるセレクタ４２及び４３が
配置されている。

【００２３】係数レジスタ３７は、入力側バスライン１
８や出力側バスライン１９から所定の係数となるデータ
を受け入れて一時格納するためのレジスタで、係数レジ
スタポインタ３６によりその内容の読み出し制御が行な
われる。係数レジスタポインタ３６は、係数レジスタ３
７から１回係数を読み出す毎にカウントアップされるよ
うな動作を行う。ループカウンタ３９は、本発明の装置
を入出力装置と同期して動作させるために特別に設けら
れたもので、予め設定値を与えておき、演算処理と並行
してその設定値をカウントダウンする構成となってい
る。この設定値が０になると、所定の命令ループを脱出
するための信号を図３に示すシーケンサ１２に対して送
り出す。これによって、次の命令の実行に移ることがで
きる。

【００２４】また、状態レジスタ４０は、直前の命令の
実行結果に基づく演算結果や装置内部の状態を表わすフ
ラグを格納する。この出力も図３に示すシーケンサ１２
に送り出される。なお、乗算器４１、ＡＬＵ４４を上記
のように接続したことによってパイプライン構造をもた
せ、１命令実行時間で１回の積和演算を実行することが
できる構成となっている。また、多ビットシフタ４５
は、１命令実行時間で１語に相当するビット数のシフト
処理を実行することができるものである。

【００２５】汎用レジスタ４６は、入力レジスタ１５Ｂ
の出力や出力側バスライン１９から受け入れたデータを
一時格納し、入力側レジスタ１８に送り出すための回路
である。この回路は、１命令実行時間に第１ソースオペ
ランドバス３１と第２ソースオペランドバス３２のデー
タの読み出しと、出力側バスライン１９からの書き込み
を実行することができる。そして、命令により直接レジ
スタ番号を指定してアクセスすることもできるが、汎用
レジスタポインタ４７によって読み出しレジスタ番号や
書き込みレジスタ番号を指定することが可能である。読
み出しレジスタ番号は１回のアクセス毎に一定数ずつカ
ウントアップし、書き込みレジスタ番号は１回のアクセ
ス毎に１ずつカウントアップすることが可能となる。こ
れによって、汎用レジスタ４６から任意のデータを読み
出し入力側バスライン１８に供給できる。

【００２６】作業用一時記憶５２もデータを一定量格納
するためのレジスタで、作業用一時記憶ポインタ５４が
一定数ずつアドレスを増加させることによって所定のデ
ータが読み出しレジスタ５３に読み出される。また、入
力レジスタ１５Ｂの出力や入力レジスタ１５Ａの出力、
あるいは出力側バスライン１９のデータをセレクタ５０
を介して受け入れ、書き込みレジスタ５１に格納し、こ
れを作業用一時記憶５２に書き込むことができる構成と
なっている。書き込みレジスタ５１や読み出しレジスタ
５３は、作業用一時記憶５２へのアクセスタイム等を考
慮しパイプライン方式での動作を確保するために設けら
れている。

【００２７】図５に示す本発明の装置制御用命令は、演
算指定部６１と、外部入出力指定部６２と、作業用一時
記憶アクセス指定部６３と、プログラム実行制御指定部
６４から構成される。例えば、入力データの一定の演算
処理を実行させる場合には、演算指定部６１の命令に従
って図４に示す乗算器４１やＡＬＵ４４あるいは多ビッ
トシフタ４５等が動作し所定の演算処理を実行する。ま
た、外部入出力指定部６２の指示を実行する場合、特定
の外部入出力装置に接続された入力レジスタ１５Ａや１
５Ｂあるいは出力レジスタ１６Ａや１６Ｂが有効にな
り、そのデータが取り入れられあるいは送り出される。

【００２８】作業用一時記憶アクセス指定部６３の命令
が実行される場合には、作業用一時記憶５２に格納され
た命令が読み出しレジスタ５３を介して読み出され、所
定の演算器に送り込まれる。また、プログラム実行制御
指定部６４の命令が実行されれば、上記のような各種の
データを使用した演算処理が実行され、その結果が出力
側レジスタ１６に出力される。演算指定部６１の命令
は、その演算処理の際に動作が有効になる各回路ブロッ
クを指定する内容のものとなる。

【００２９】上記の演算処理装置の一般的な動作は従来
装置と同様である。本発明の場合、そのような演算処理
装置の入力側バスラインに入出力装置と直接接続された
入力レジスタを設け、出力側にも同様の出力レジスタを
設けることによって音声信号や画像信号の実時間処理を
可能にしている。本発明は以上の実施例に限定されな
い。入出側バスラインと出力側バスラインの間には、更
に多くのレジスタ、その他の従来よく知られた演算器等
を配置するようにして差し支えない。また、演算処理結
果の出力や記憶のための装置あるいはバスラインの構成
等も自由に変更して差し支えない。更に、入力側レジス
タは１個設けてもよいし、２、３個以上複数設けるよう
にしてもよく出力側レジスタについても同様である。

【００３０】

【発明の効果】以上説明した本発明の演算処理装置は、
入出力装置等の外部装置からデータを受け入れる入力レ
ジスタと、その入力レジスタから直接データを受け入れ
て演算を実行する複数の演算器と、この出力を外部回路
に出力する出力レジスタを設けるようにしたので、バッ
ファメモリ等を使用することなく直接入出力装置のデー
タを受け入れて高速で演算処理し、入出力装置に返すこ
とができる。従って、一旦データをバッファメモリに格
納するためのＤＭＡ制御等複雑な制御を必要とせず、演
算処理の高速円滑化を図ることができる。また、入力レ
ジスタや出力レジスタを複数設けることによって複数の
入出力装置からデータを受け入れ、その処理を時分割で
処理し、稼動率の向上を図ることができる。更に、入力
レジスタと演算器と出力レジスタを接続した演算処理ブ
ロックを直列に複数接続することによって、複雑な演算
処理を高速でパイプライン式に実行することができ、よ
り機能の高い演算処理の実行が可能である。また、一旦
演算器により処理を行なったデータを出力レジスタの他
に一時記憶部に格納し、これを所定のタイミングで入力
側バスラインを通じて再び演算器へ送り込む構成にすれ
ば、より複雑な演算処理を１単位の演算処理ブロックに
より実行することが可能になる。

【図面の簡単な説明】

【図１】図１は本発明の演算処理装置実施例を示すブロ
ック図である。

【図２】従来一般の信号処理システムブロック図であ
る。

【図３】本発明の装置を使用した演算制御部ブロック図
である。

【図４】本発明の演算処理装置回路実施例ブロック図で
ある。

【図５】本発明の装置制御用命令説明図である。

【符号の説明】

１５ 入力レジスタ １６ 出力レジスタ １７ 演算器 １８ 入力側バスライン １９ 出力側バスライン ２０ 一時記憶部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 演算対象となるデータを外部装置から受
   け入れる入力レジスタと、 この入力レジスタと入力側バスラインを介して並列に接
   続され、前記入力レジスタから直接前記データを受入れ
   て、それぞれ命令に応じた演算を実行する複数の演算器
   と、 前記演算器の演算結果を出力側バスラインを介して直接
   受入れ、外部回路に出力する出力レジスタとを備えたこ
   とを特徴とする演算処理装置。
2. 【請求項２】 １単位の演算処理ブロックが、 演算対象となるデータを外部装置から受け入れる入力レ
   ジスタと、 この入力レジスタと入力側バスラインを介して並列に接
   続され、前記入力レジスタから直接前記データを受入れ
   て、それぞれ命令に応じた演算を実行する複数の演算器
   と、 前記演算器の演算結果を出力側バスラインを介して直接
   受入れ、外部回路に出力する出力レジスタとから構成さ
   れ、 複数の前記演算ブロックが、互いに、前段の演算ブロッ
   クの出力レジスタが後段の演算ブロックの入力レジスタ
   となるように縦列接続されたことを特徴とする演算処理
   装置。
3. 【請求項３】 演算対象となるデータを外部装置から受
   け入れる入力レジスタと、 この入力レジスタと入力側バスラインを介して並列に接
   続され、前記入力レジスタから直接前記データを受入れ
   て、それぞれ命令に応じた演算を実行する複数の演算器
   と、 前記演算器の演算結果を出力側バスラインを介して直接
   受入れ、外部回路に出力する出力レジスタと、 前記演算器の演算結果を前記出力側バスラインを介して
   前記出力レジスタと同時に受け入れて一時記憶し、その
   内容を前記入力側バスラインに出力する一時記憶部を備
   えたことを特徴とする演算処理装置。