JPH06232304A - フルモールドパッケージ用リードフレーム - Google Patents
フルモールドパッケージ用リードフレームInfo
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- JPH06232304A JPH06232304A JP5034151A JP3415193A JPH06232304A JP H06232304 A JPH06232304 A JP H06232304A JP 5034151 A JP5034151 A JP 5034151A JP 3415193 A JP3415193 A JP 3415193A JP H06232304 A JPH06232304 A JP H06232304A
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- JP
- Japan
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- lead frame
- mold package
- semiconductor element
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 外観不良の原因となる封止樹脂の膨らみが生
じないようにする。 【構成】 半導体素子が搭載される半導体素子搭載片３
００の裏面側に複数本の凹溝４００が形成されたフルモ
ールドパッケージ用リードフレームであって、前記凹溝
４００の間にある凸部４１０の先端には凹溝４００の内
側に向かった突起部４２０が形成されている。
じないようにする。 【構成】 半導体素子が搭載される半導体素子搭載片３
００の裏面側に複数本の凹溝４００が形成されたフルモ
ールドパッケージ用リードフレームであって、前記凹溝
４００の間にある凸部４１０の先端には凹溝４００の内
側に向かった突起部４２０が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、例えば電力用半導体装
置に用いられるフルモールドパッケージ用リードフレー
ムに関する。
置に用いられるフルモールドパッケージ用リードフレー
ムに関する。
【０００２】
【従来の技術】従来の電力用半導体装置に用いられてい
るフルモールドパッケージ用リードフレームを図３〜図
５を参照しつつ説明する。図３は従来のフルモールドパ
ッケージ用リードフレームの図面であって、同図（Ａ）
は平面図、同図（Ｂ）は側面図、同図（Ｃ）は裏面図、
同図（Ｄ）は（Ｂ）のＢ−Ｂ線断面図である。また、図
４はこのフルモールドパッケージ用リードフレームに半
導体素子を搭載した状態を示す図面であって、同図
（Ａ）は平面図、同図（Ｂ）は側面図、図５はこのフル
モールドパッケージ用リードフレームを樹脂封止した状
態を示す図面であって、同図（Ａ）は平面図、同図
（Ｂ）は側面図である。
るフルモールドパッケージ用リードフレームを図３〜図
５を参照しつつ説明する。図３は従来のフルモールドパ
ッケージ用リードフレームの図面であって、同図（Ａ）
は平面図、同図（Ｂ）は側面図、同図（Ｃ）は裏面図、
同図（Ｄ）は（Ｂ）のＢ−Ｂ線断面図である。また、図
４はこのフルモールドパッケージ用リードフレームに半
導体素子を搭載した状態を示す図面であって、同図
（Ａ）は平面図、同図（Ｂ）は側面図、図５はこのフル
モールドパッケージ用リードフレームを樹脂封止した状
態を示す図面であって、同図（Ａ）は平面図、同図
（Ｂ）は側面図である。
【０００３】従来の電力用半導体装置に用いられている
フルモールドパッケージ用リードフレームは、図３に示
すように、横枠１００と、この横枠１００から延設され
た複数本（図面では４本）のリード端子２００と、この
リード端子２００の１つの先端に形成された半導体素子
搭載片３００とを有しており、これらが横枠１００の長
手方向に複数個連なって形成されている。
フルモールドパッケージ用リードフレームは、図３に示
すように、横枠１００と、この横枠１００から延設され
た複数本（図面では４本）のリード端子２００と、この
リード端子２００の１つの先端に形成された半導体素子
搭載片３００とを有しており、これらが横枠１００の長
手方向に複数個連なって形成されている。
【０００４】そして、前記半導体素子搭載片３００の裏
面側は先端部分を除いて他の部分は厚く形成されてお
り、当該厚くなった部分には、複数本の凹溝４００が形
成されている。この凹溝４００は、半導体素子７００か
ら発生する熱を放熱し易くするために形成されている。
なお、この凹溝４００と凹溝４００との間にある凸部４
１０は、図３（Ｄ）に示すように、凹溝４００の底部に
対して直角に形成されている。
面側は先端部分を除いて他の部分は厚く形成されてお
り、当該厚くなった部分には、複数本の凹溝４００が形
成されている。この凹溝４００は、半導体素子７００か
ら発生する熱を放熱し易くするために形成されている。
なお、この凹溝４００と凹溝４００との間にある凸部４
１０は、図３（Ｄ）に示すように、凹溝４００の底部に
対して直角に形成されている。
【０００５】このようなフルモールドパッケージ用リー
ドフレームには、以下のような工程が施されて電力用半
導体装置が完成する。まず、半導体素子搭載片３００の
表面側に半導体素子７００を搭載し、当該半導体素７０
０の図示しない電極と３本のリード端子２００とをボン
ディングワイヤ２１０で接続する（図４参照）。次に、
トランスファーモールド法によって半導体素子７００を
半導体素子搭載片３００とともに封止樹脂６００で封止
する（図５参照）。その後、タイバー５００を切断して
電力用半導体装置が完成する。
ドフレームには、以下のような工程が施されて電力用半
導体装置が完成する。まず、半導体素子搭載片３００の
表面側に半導体素子７００を搭載し、当該半導体素７０
０の図示しない電極と３本のリード端子２００とをボン
ディングワイヤ２１０で接続する（図４参照）。次に、
トランスファーモールド法によって半導体素子７００を
半導体素子搭載片３００とともに封止樹脂６００で封止
する（図５参照）。その後、タイバー５００を切断して
電力用半導体装置が完成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のフルモールドパッケージ用リードフレームには
以下のような問題点がある。すなわち、半導体素子７０
０を半導体素子搭載片３００とともに樹脂封止すると、
半導体素子搭載片３００の凹溝４００に相当する部分に
図５（Ｂ）に示すような膨らみ６１０が生ずる。これ
は、半導体素子搭載片３００の裏面側に凹溝４００と凸
部４１０とを形成し、半導体素子搭載片３００の裏面と
封止樹脂６００との密着面積を広げているにもかかわら
ず、まだそれらの密着性が悪く、封止樹脂６００を成形
後、半導体素子搭載片３００の裏面と封止樹脂６００と
の間に隙間が生じることによる。このような膨らみ６１
０がある電力用半導体装置は、外観不良品となる。
た従来のフルモールドパッケージ用リードフレームには
以下のような問題点がある。すなわち、半導体素子７０
０を半導体素子搭載片３００とともに樹脂封止すると、
半導体素子搭載片３００の凹溝４００に相当する部分に
図５（Ｂ）に示すような膨らみ６１０が生ずる。これ
は、半導体素子搭載片３００の裏面側に凹溝４００と凸
部４１０とを形成し、半導体素子搭載片３００の裏面と
封止樹脂６００との密着面積を広げているにもかかわら
ず、まだそれらの密着性が悪く、封止樹脂６００を成形
後、半導体素子搭載片３００の裏面と封止樹脂６００と
の間に隙間が生じることによる。このような膨らみ６１
０がある電力用半導体装置は、外観不良品となる。
【０００７】本発明は上記事情に鑑みて創案されたもの
で、外観不良の原因となる封止樹脂の膨らみが生じない
フルモールドパッケージ用リードフレームを提供するこ
とを目的としている。
で、外観不良の原因となる封止樹脂の膨らみが生じない
フルモールドパッケージ用リードフレームを提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】本発明に係るフルモール
ドパッケージ用リードフレームは、半導体素子が搭載さ
れる半導体素子搭載片の裏面側に複数本の凹溝が形成さ
れたフルモールドパッケージ用リードフレームであっ
て、前記凹溝の間にある凸部の先端には凹溝の内側に向
かった突起部が形成されている。
ドパッケージ用リードフレームは、半導体素子が搭載さ
れる半導体素子搭載片の裏面側に複数本の凹溝が形成さ
れたフルモールドパッケージ用リードフレームであっ
て、前記凹溝の間にある凸部の先端には凹溝の内側に向
かった突起部が形成されている。
【０００９】
【実施例】図１は本発明の一実施例に係るフルモールド
パッケージ用リードフレームを示す図面であって、同図
（Ａ）は平面図、同図（Ｂ）は側面図、同図（Ｃ）は裏
面図、同図（Ｄ）は（Ｂ）のＡ−Ａ線断面図である。ま
た、図２はこのフルモールドパッケージ用リードフレー
ムを樹脂封止した状態を示す図面であって、同図（Ａ）
は平面図、同図（Ｂ）は側面図である。なお、従来のも
のと略同一の部品等には同一の符号を付して説明を行
う。
パッケージ用リードフレームを示す図面であって、同図
（Ａ）は平面図、同図（Ｂ）は側面図、同図（Ｃ）は裏
面図、同図（Ｄ）は（Ｂ）のＡ−Ａ線断面図である。ま
た、図２はこのフルモールドパッケージ用リードフレー
ムを樹脂封止した状態を示す図面であって、同図（Ａ）
は平面図、同図（Ｂ）は側面図である。なお、従来のも
のと略同一の部品等には同一の符号を付して説明を行
う。
【００１０】本実施例に係るフルモールドパッケージ用
リードフレームは、横枠１００と、この横枠１００から
延設された複数本（図面では４本）のリード端子２００
と、このリード端子２００の１つの先端に形成された半
導体素子搭載片３００とを有している。そして、前記半
導体素子搭載片３００の裏面側は先端部分を除いて他の
部分は厚く形成されており、当該厚くなった部分には、
複数本の凹溝４００が形成されている。
リードフレームは、横枠１００と、この横枠１００から
延設された複数本（図面では４本）のリード端子２００
と、このリード端子２００の１つの先端に形成された半
導体素子搭載片３００とを有している。そして、前記半
導体素子搭載片３００の裏面側は先端部分を除いて他の
部分は厚く形成されており、当該厚くなった部分には、
複数本の凹溝４００が形成されている。
【００１１】凹溝４００が形成された部分には、たたき
が加えられており、凹溝４００の間にある凸部４１０の
先端には凹溝４００の内側に向かった突起部４２０が形
成されている。この突起部４２０は、略三角形のオーバ
ーハング状に形成されている。
が加えられており、凹溝４００の間にある凸部４１０の
先端には凹溝４００の内側に向かった突起部４２０が形
成されている。この突起部４２０は、略三角形のオーバ
ーハング状に形成されている。
【００１２】かかる突起部４２０が凸部４１０に設けら
れたフルモールドパッケージ用リードフレームを封止樹
脂６００で樹脂封止すると、凹溝４００に流れ込んだ封
止樹脂６００が突起部４２０と絡み合って、それらの密
着性をいっそう高める。
れたフルモールドパッケージ用リードフレームを封止樹
脂６００で樹脂封止すると、凹溝４００に流れ込んだ封
止樹脂６００が突起部４２０と絡み合って、それらの密
着性をいっそう高める。
【００１３】なお、上述した実施例では、凸部４１０の
先端に形成される突起部４２０は略三角形のオーバーハ
ング状に形成されているとしたが、流入した封止樹脂６
００が絡み合う形状であれば、どのような形状でもよい
ことは勿論である。
先端に形成される突起部４２０は略三角形のオーバーハ
ング状に形成されているとしたが、流入した封止樹脂６
００が絡み合う形状であれば、どのような形状でもよい
ことは勿論である。
【００１４】
【発明の効果】本発明に係るフルモールドパッケージ用
リードフレームは、半導体素子が搭載される半導体素子
搭載片の裏面側に複数本の凹溝が形成されたフルモール
ドパッケージ用リードフレームにおいて、前記凹溝の間
にある凸部の先端には凹溝の内側に向かった突起部が形
成されている。このため、凹溝に流れ込んだ封止樹脂が
突起部と絡み合うので凹溝には封止樹脂が隙間なく流入
する。従って、従来にみられたような封止樹脂の膨らみ
が発生せず、外観不良品を低減することができる。
リードフレームは、半導体素子が搭載される半導体素子
搭載片の裏面側に複数本の凹溝が形成されたフルモール
ドパッケージ用リードフレームにおいて、前記凹溝の間
にある凸部の先端には凹溝の内側に向かった突起部が形
成されている。このため、凹溝に流れ込んだ封止樹脂が
突起部と絡み合うので凹溝には封止樹脂が隙間なく流入
する。従って、従来にみられたような封止樹脂の膨らみ
が発生せず、外観不良品を低減することができる。
【図１】本発明の一実施例に係るフルモールドパッケー
ジ用リードフレームを示す図面であって、同図（Ａ）は
平面図、同図（Ｂ）は側面図、同図（Ｃ）は裏面図、同
図（Ｄ）は（Ｂ）のＡ−Ａ線断面図である。
ジ用リードフレームを示す図面であって、同図（Ａ）は
平面図、同図（Ｂ）は側面図、同図（Ｃ）は裏面図、同
図（Ｄ）は（Ｂ）のＡ−Ａ線断面図である。
【図２】このフルモールドパッケージ用リードフレーム
を樹脂封止した状態を示す図面であって、同図（Ａ）は
平面図、同図（Ｂ）は側面図である。
を樹脂封止した状態を示す図面であって、同図（Ａ）は
平面図、同図（Ｂ）は側面図である。
【図３】従来のフルモールドパッケージ用リードフレー
ムの図面であって、同図（Ａ）は平面図、同図（Ｂ）は
側面図、同図（Ｃ）は裏面図、同図（Ｄ）は（Ｂ）のＢ
−Ｂ線断面図である。
ムの図面であって、同図（Ａ）は平面図、同図（Ｂ）は
側面図、同図（Ｃ）は裏面図、同図（Ｄ）は（Ｂ）のＢ
−Ｂ線断面図である。
【図４】このフルモールドパッケージ用リードフレーム
に半導体素子を搭載した状態を示す図面であって、同図
（Ａ）は平面図、同図（Ｂ）は側面図である。
に半導体素子を搭載した状態を示す図面であって、同図
（Ａ）は平面図、同図（Ｂ）は側面図である。
【図５】このフルモールドパッケージ用リードフレーム
を樹脂封止した状態を示す図面であって、同図（Ａ）は
平面図、同図（Ｂ）は側面図である。
を樹脂封止した状態を示す図面であって、同図（Ａ）は
平面図、同図（Ｂ）は側面図である。
３００ 半導体素子搭載片 ４００ 凹溝 ４１０ 凸部 ４２０ 突起部
Claims (1)
- 【請求項１】 半導体素子が搭載される半導体素子搭載
片の裏面側に複数本の凹溝が形成されたフルモールドパ
ッケージ用リードフレームにおいて、前記凹溝の間にあ
る凸部の先端には凹溝の内側に向かった突起部が形成さ
れていることを特徴とするフルモールドパッケージ用リ
ードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03415193A JP3159555B2 (ja) | 1993-01-28 | 1993-01-28 | 電力半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03415193A JP3159555B2 (ja) | 1993-01-28 | 1993-01-28 | 電力半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232304A true JPH06232304A (ja) | 1994-08-19 |
| JP3159555B2 JP3159555B2 (ja) | 2001-04-23 |
Family
ID=12406205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03415193A Expired - Fee Related JP3159555B2 (ja) | 1993-01-28 | 1993-01-28 | 電力半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159555B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5911105A (en) * | 1996-07-12 | 1999-06-08 | Nec Corporation | Flash memory manufacturing method |
| US6373124B1 (en) | 1998-08-24 | 2002-04-16 | Matsushita Electric Industrial Co., Ltd. | Lead frame and method of producing the same, and a semiconductor device using the same |
| JP2008028053A (ja) * | 2006-07-20 | 2008-02-07 | Hitachi Ltd | 樹脂モールド型電力用半導体装置 |
-
1993
- 1993-01-28 JP JP03415193A patent/JP3159555B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5911105A (en) * | 1996-07-12 | 1999-06-08 | Nec Corporation | Flash memory manufacturing method |
| US6373124B1 (en) | 1998-08-24 | 2002-04-16 | Matsushita Electric Industrial Co., Ltd. | Lead frame and method of producing the same, and a semiconductor device using the same |
| JP2008028053A (ja) * | 2006-07-20 | 2008-02-07 | Hitachi Ltd | 樹脂モールド型電力用半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3159555B2 (ja) | 2001-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
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