JPH06237575A - 半導体ｉｃチップ内蔵用の降圧回路 - Google Patents
半導体ｉｃチップ内蔵用の降圧回路Info
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- JPH06237575A JPH06237575A JP5022232A JP2223293A JPH06237575A JP H06237575 A JPH06237575 A JP H06237575A JP 5022232 A JP5022232 A JP 5022232A JP 2223293 A JP2223293 A JP 2223293A JP H06237575 A JPH06237575 A JP H06237575A
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Abstract
(57)【要約】
【目的】高集積度ＩＣチップ内蔵用の低損失降圧回路を
提供する。 【構成】降圧回路１は分圧回路１０と電圧比較器１１と
を備え、比較器１１の一方の入力端子（−）に分圧回路
１０の分圧出力電圧ＶINT が供給され、他方の入力端子
（−）には比較基準電圧が供給される。比較器１１の出
力信号ＳＧ１１は分圧回路１０の制御信号発生部１０ｂ
に供給されて制御パルスΦ1 およびΦ2 を発生して分圧
部１０ａのコンデンサＣ101 とＣ102 の接続を制御し、
分圧出力電圧ＶINT を負荷回路に供給する。外部電源電
圧から内部回路用電圧を発生させるための分圧手段とし
てコンデンサを用いているので、電力損失を低減でき、
しかもコンデンサの利用効率を高めているので高集積度
化に適している。
提供する。 【構成】降圧回路１は分圧回路１０と電圧比較器１１と
を備え、比較器１１の一方の入力端子（−）に分圧回路
１０の分圧出力電圧ＶINT が供給され、他方の入力端子
（−）には比較基準電圧が供給される。比較器１１の出
力信号ＳＧ１１は分圧回路１０の制御信号発生部１０ｂ
に供給されて制御パルスΦ1 およびΦ2 を発生して分圧
部１０ａのコンデンサＣ101 とＣ102 の接続を制御し、
分圧出力電圧ＶINT を負荷回路に供給する。外部電源電
圧から内部回路用電圧を発生させるための分圧手段とし
てコンデンサを用いているので、電力損失を低減でき、
しかもコンデンサの利用効率を高めているので高集積度
化に適している。
Description
【０００１】
【産業上の利用分野】本発明はコンデンサによる分圧回
路を含む降圧回路に関し、特に大容量半導体ランダムア
クセスメモリ（ＤＲＡＭ）チップへの内蔵に適した低消
費電力型のこの種の降圧回路に関する。
路を含む降圧回路に関し、特に大容量半導体ランダムア
クセスメモリ（ＤＲＡＭ）チップへの内蔵に適した低消
費電力型のこの種の降圧回路に関する。
【０００２】
【従来の技術】大容量ＤＲＡＭなどの半導体ＩＣチップ
は、外部からの電源電圧を降圧してメモリセルアレイな
どの内部回路を低電圧で動作させるために降圧回路を内
蔵している。従来技術におけるこの種の降圧回路の代表
例は、米国の学界誌「アイトリプルイー・ジャーナル・
オブ・ソリッドステートサーキッツ（ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ）」Ｖｏｌ．２５．Ｎｏ．４，１９９０ ＰＰ９
０３〜９１１所載の論文に記載されているシリーズ・レ
ギュレータ構成と呼ばれる構成のものである。
は、外部からの電源電圧を降圧してメモリセルアレイな
どの内部回路を低電圧で動作させるために降圧回路を内
蔵している。従来技術におけるこの種の降圧回路の代表
例は、米国の学界誌「アイトリプルイー・ジャーナル・
オブ・ソリッドステートサーキッツ（ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ）」Ｖｏｌ．２５．Ｎｏ．４，１９９０ ＰＰ９
０３〜９１１所載の論文に記載されているシリーズ・レ
ギュレータ構成と呼ばれる構成のものである。
【０００３】この従来の降圧回路は、図１２に示すとお
り、電圧比較器１２１とその出力をゲート電極に受ける
電界効果トランジスタ（ＦＥＴ）１２２とを備え、比較
器１２１の一方の入力端子（−）に比較基準電圧ＶREF
の供給を、ＦＥＴ１２２のソース電極に電源端子１２４
から電源電圧ＶDDの供給をそれぞれ受け、ＦＥＴ１２２
のドレイン電極からの出力ＶINT を比較器１２１の他方
の入力端子（＋）および出力端子１２５に供給する。
り、電圧比較器１２１とその出力をゲート電極に受ける
電界効果トランジスタ（ＦＥＴ）１２２とを備え、比較
器１２１の一方の入力端子（−）に比較基準電圧ＶREF
の供給を、ＦＥＴ１２２のソース電極に電源端子１２４
から電源電圧ＶDDの供給をそれぞれ受け、ＦＥＴ１２２
のドレイン電極からの出力ＶINT を比較器１２１の他方
の入力端子（＋）および出力端子１２５に供給する。
【０００４】出力端子１２５と接地電位点との間には負
荷回路、すなわちこの降圧回路１２０を内蔵する上記半
導体ＩＣチップのメモリ回路などから成る負荷回路Ｚが
接続される。比較器１２１の一方の入力端子（−）への
比較基準電圧ＶREF の印加および他方の入力端子（＋）
への出力電圧ＶINT の印加によって、電圧ＶINT が比較
基準電圧ＶREF よりも低下すると、ＦＥＴ１２２を流れ
る電流が増加するように制御して負荷回路Ｚへの低電圧
供給回路を形成する。
荷回路、すなわちこの降圧回路１２０を内蔵する上記半
導体ＩＣチップのメモリ回路などから成る負荷回路Ｚが
接続される。比較器１２１の一方の入力端子（−）への
比較基準電圧ＶREF の印加および他方の入力端子（＋）
への出力電圧ＶINT の印加によって、電圧ＶINT が比較
基準電圧ＶREF よりも低下すると、ＦＥＴ１２２を流れ
る電流が増加するように制御して負荷回路Ｚへの低電圧
供給回路を形成する。
【０００５】従来の技術によるもう１つの降圧回路の例
は特開昭６３−１２１４６７号公報に記載されている。
図１３を参照すると、同図に示した同公報記載の回路
は、上述のシリーズレギュレータ構成、すなわち比較回
路１３１およびその出力をゲート電極に受ける出力ＦＥ
Ｔ１３２の組み合せに加えて、電源電圧ＶDD1 の電源端
子１３５とＦＥＴ１３２のソース電極との間に挿入され
たコンデンサ分圧回路１３４を備え、比較器１３１の一
方の入力端子（−）を接地電位点に接続した構成を備え
る。分圧回路１３４は電源端子１３５にスイッチＳ131
を経て互いに直列接続された第１のコンデンサＣ131 、
スイッチＳ132 、および第２のコンデンサＣ132 からな
り第２のコンデンサＣ132 の一方の電極において接地電
位ＧＮＤの接地端子１３６に接続された直列接続回路
と、上記スイッチＳ131 および第１のコンデンサＣ131
の接続点と接地端子１３６との間に接続されたスイッチ
Ｓ133と第３のコンデンサＣS との直列接続回路と、上
記第１のコンデンサＣ131 とスイッチＳ132 との接続点
を選択的に接地端子１３６に接続するスイッチＳ
134 と、スイッチＳ132 と第２のコンデンサＣ132 との
接続点を上記スイッチＳ133 と第３のコンデンサＣS と
の接続点に選択的に接続するスイッチＳ135 とを備え
る。上記スイッチＳ133 と第３のコンデンサＣS との接
続点に得られる分圧出力ＶDD3 は、上記駆動用ＦＥＴ１
３２のソース電極に供給される。ＦＥＴ１３２のドレイ
ン電極から得られる出力電圧ＶDD2 は比較器１３１の他
方の入力端子（＋）に供給されるとともに出力端子１３
３を経て上記と同様の低電圧動作負荷回路Ｚに供給され
る。
は特開昭６３−１２１４６７号公報に記載されている。
図１３を参照すると、同図に示した同公報記載の回路
は、上述のシリーズレギュレータ構成、すなわち比較回
路１３１およびその出力をゲート電極に受ける出力ＦＥ
Ｔ１３２の組み合せに加えて、電源電圧ＶDD1 の電源端
子１３５とＦＥＴ１３２のソース電極との間に挿入され
たコンデンサ分圧回路１３４を備え、比較器１３１の一
方の入力端子（−）を接地電位点に接続した構成を備え
る。分圧回路１３４は電源端子１３５にスイッチＳ131
を経て互いに直列接続された第１のコンデンサＣ131 、
スイッチＳ132 、および第２のコンデンサＣ132 からな
り第２のコンデンサＣ132 の一方の電極において接地電
位ＧＮＤの接地端子１３６に接続された直列接続回路
と、上記スイッチＳ131 および第１のコンデンサＣ131
の接続点と接地端子１３６との間に接続されたスイッチ
Ｓ133と第３のコンデンサＣS との直列接続回路と、上
記第１のコンデンサＣ131 とスイッチＳ132 との接続点
を選択的に接地端子１３６に接続するスイッチＳ
134 と、スイッチＳ132 と第２のコンデンサＣ132 との
接続点を上記スイッチＳ133 と第３のコンデンサＣS と
の接続点に選択的に接続するスイッチＳ135 とを備え
る。上記スイッチＳ133 と第３のコンデンサＣS との接
続点に得られる分圧出力ＶDD3 は、上記駆動用ＦＥＴ１
３２のソース電極に供給される。ＦＥＴ１３２のドレイ
ン電極から得られる出力電圧ＶDD2 は比較器１３１の他
方の入力端子（＋）に供給されるとともに出力端子１３
３を経て上記と同様の低電圧動作負荷回路Ｚに供給され
る。
【０００６】上記分圧回路１３４のスイッチＳ131 およ
びＳ132 は制御信号Φ1 に応答して、スイッチＳ133 ，
Ｓ134 およびＳ135 は制御信号Φ2 に応答してそれぞれ
開閉される。
びＳ132 は制御信号Φ1 に応答して、スイッチＳ133 ，
Ｓ134 およびＳ135 は制御信号Φ2 に応答してそれぞれ
開閉される。
【０００７】分圧回路１３４の等価回路を示す図１４
（ａ）、およびその動作波形図を示す同図（ｂ）を併せ
参照してこの降圧回路１３０の動作を説明する。制御信
号Φ1がハイレベルでスイッチＳ131 およびＳ132 がオ
ン、Φ2 がロウレベルでスイッチＳ133 ，Ｓ134 および
Ｓ135 がオフのとき（図１３に示した状態）、第１およ
び第２のコンデンサＣ131 およびＣ132 は電源電位Ｖ
DD1 と接地電位ＧＮＤとの間に直列接続されることにな
り、充電状態となる（図１４（ａ）充電）。このとき、
ＦＥＴ１３２には第３のコンデンサＣS の保持容量対応
の電圧ＶDD3 が供給され、ＦＥＴ１３２の出力電圧Ｖ
DD2 が負荷回路Ｚに出力端子１３３を経て供給される。
（ａ）、およびその動作波形図を示す同図（ｂ）を併せ
参照してこの降圧回路１３０の動作を説明する。制御信
号Φ1がハイレベルでスイッチＳ131 およびＳ132 がオ
ン、Φ2 がロウレベルでスイッチＳ133 ，Ｓ134 および
Ｓ135 がオフのとき（図１３に示した状態）、第１およ
び第２のコンデンサＣ131 およびＣ132 は電源電位Ｖ
DD1 と接地電位ＧＮＤとの間に直列接続されることにな
り、充電状態となる（図１４（ａ）充電）。このとき、
ＦＥＴ１３２には第３のコンデンサＣS の保持容量対応
の電圧ＶDD3 が供給され、ＦＥＴ１３２の出力電圧Ｖ
DD2 が負荷回路Ｚに出力端子１３３を経て供給される。
【０００８】次に、制御信号Φ1 がロウレベルでスイッ
チＳ131 およびＳ132 がオフ、Φ2がハイレベルでスイ
ッチＳ133 ，Ｓ134 およびＳ135 がオンとなると、第１
および第２のコンデンサＣ131 およびＣ132 は電源電位
ＶDD1 から切断され、コンデンサＣ131 ，Ｃ132 および
ＣS はそれぞれ並列接続されて（図１４（ａ）放電）、
最大電圧ＶDD3 ｍａｘにある第１，第２，および第３の
コンデンサＣ131 ，Ｃ132 ，およびＣS の全体の容量が
ＦＥＴ１３２のソース電極と接地電位点１３６との間に
挿入される。
チＳ131 およびＳ132 がオフ、Φ2がハイレベルでスイ
ッチＳ133 ，Ｓ134 およびＳ135 がオンとなると、第１
および第２のコンデンサＣ131 およびＣ132 は電源電位
ＶDD1 から切断され、コンデンサＣ131 ，Ｃ132 および
ＣS はそれぞれ並列接続されて（図１４（ａ）放電）、
最大電圧ＶDD3 ｍａｘにある第１，第２，および第３の
コンデンサＣ131 ，Ｃ132 ，およびＣS の全体の容量が
ＦＥＴ１３２のソース電極と接地電位点１３６との間に
挿入される。
【０００９】ＦＥＴ１３２の出力電圧ＶDD2 は、Φ2 が
ハイレベルの期間では全体の容量ＶDD3 ｍａｘ、すなわ
ち（１／２）・ＶDD1 から（１／２）・ＶDD1 −ΔＶの
レベルまで放電時間の経過とともに低下していき、全ス
イッチ非導通期間を含みΦ1がハイレベルの期間ではコ
ンデンサＣS の保持容量だけとなるためそのレベルは
（１／２）・ＶDD1 −ΔＶからさらに低下する（図１４
（ｂ））。
ハイレベルの期間では全体の容量ＶDD3 ｍａｘ、すなわ
ち（１／２）・ＶDD1 から（１／２）・ＶDD1 −ΔＶの
レベルまで放電時間の経過とともに低下していき、全ス
イッチ非導通期間を含みΦ1がハイレベルの期間ではコ
ンデンサＣS の保持容量だけとなるためそのレベルは
（１／２）・ＶDD1 −ΔＶからさらに低下する（図１４
（ｂ））。
【００１０】
【発明が解決しようとする課題】図１２に示した従来の
降圧回路においては、ＦＥＴ１２２のソース・ドレイン
電極間の電圧ＶDSおよび電流ＩDSによる電力損失Ｐ（Ｖ
DS×ＩDS）が生じ、負荷回路Ｚを形成するＩＣチップの
温度上昇の原因となる。
降圧回路においては、ＦＥＴ１２２のソース・ドレイン
電極間の電圧ＶDSおよび電流ＩDSによる電力損失Ｐ（Ｖ
DS×ＩDS）が生じ、負荷回路Ｚを形成するＩＣチップの
温度上昇の原因となる。
【００１１】同様に、図１３に示した従来の回路におい
ては、ＦＥＴ１２２のソース・ドレイン電極間に同様の
電力損失が生じＩＣチップの温度の上昇が避けられない
だけでなく、第１〜第３のコンデンサＣ131 ，Ｃ132 ，
およびＣS の同時充電が不可能であるのでコンデンサの
利用効率すなわちＩＣチップ表面積の利用効率が低く、
集積度の改善を困難にする。
ては、ＦＥＴ１２２のソース・ドレイン電極間に同様の
電力損失が生じＩＣチップの温度の上昇が避けられない
だけでなく、第１〜第３のコンデンサＣ131 ，Ｃ132 ，
およびＣS の同時充電が不可能であるのでコンデンサの
利用効率すなわちＩＣチップ表面積の利用効率が低く、
集積度の改善を困難にする。
【００１２】したがって、本発明の目的は、無駄な消費
電力を伴うことがなく、しかも高集積度化に適したコン
デンサ分圧回路ベースの降圧回路を提供することにあ
る。
電力を伴うことがなく、しかも高集積度化に適したコン
デンサ分圧回路ベースの降圧回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明は、外部電源電圧
の供給を受ける第１の端子と、基準電位に維持される第
２の端子と、これら第１および第２の端子に接続され所
望の機能をもつ内部回路とを有する半導体集積回路（Ｉ
Ｃ）チップに内蔵され前記外部電源電圧を降圧して前記
内部回路に供給するＩＣチップ内蔵用の降圧回路におい
て、互に等しい静電容量を有する第１および第２のコン
デンサと、これら第１および第２のコンデンサの各々の
一方の電極と前記第１の端子との間およびそのコンデン
サの他方の電極と前記第２の端子との間にそれぞれ挿入
され制御信号に応答して選択的に導通状態になる２対の
第１のスイッチ素子と、前記第１のコンデンサの前記一
方の電極と前記第２のコンデンサの前記他方の電極との
間および前記第２のコンデンサの前記一方の電極と前記
第１のコンデンサの前記他方の電極との間にそれぞれ挿
入され前記制御信号に応答して選択的に導通状態になる
１対の第２のスイッチ素子と、前記第１のコンデンサの
前記一方の電極と前記第２のコンデンサの前記一方の電
極との間に直列接続の状態で挿入され前記制御信号に応
答して選択的に導通状態になる１対の第３のスイッチ
と、前記直列接続の接続点を前記内部回路に接続する出
力端子と、前記第１および第２のコンデンサが前記第１
の端子からの前記外部電源電圧により交互に充電されそ
の充電と相補的にこれらのコンデンサの充電電荷が前記
出力端子から前記内部回路に交互に放電されるように前
記第１，第２および第３のスイッチ素子の導通状態を制
御する信号を前記制御信号として生ずる制御信号発生手
段とを含む分圧回路と、前記内部回路への放電出力と予
め定めた比較基準電圧との比較結果に応答して前記制御
信号発生手段における前記制御信号の発生を制御する接
続制御信号を発生する手段とを含むことを特徴とするＩ
Ｃチップ内蔵用の降圧回路にある。
の供給を受ける第１の端子と、基準電位に維持される第
２の端子と、これら第１および第２の端子に接続され所
望の機能をもつ内部回路とを有する半導体集積回路（Ｉ
Ｃ）チップに内蔵され前記外部電源電圧を降圧して前記
内部回路に供給するＩＣチップ内蔵用の降圧回路におい
て、互に等しい静電容量を有する第１および第２のコン
デンサと、これら第１および第２のコンデンサの各々の
一方の電極と前記第１の端子との間およびそのコンデン
サの他方の電極と前記第２の端子との間にそれぞれ挿入
され制御信号に応答して選択的に導通状態になる２対の
第１のスイッチ素子と、前記第１のコンデンサの前記一
方の電極と前記第２のコンデンサの前記他方の電極との
間および前記第２のコンデンサの前記一方の電極と前記
第１のコンデンサの前記他方の電極との間にそれぞれ挿
入され前記制御信号に応答して選択的に導通状態になる
１対の第２のスイッチ素子と、前記第１のコンデンサの
前記一方の電極と前記第２のコンデンサの前記一方の電
極との間に直列接続の状態で挿入され前記制御信号に応
答して選択的に導通状態になる１対の第３のスイッチ
と、前記直列接続の接続点を前記内部回路に接続する出
力端子と、前記第１および第２のコンデンサが前記第１
の端子からの前記外部電源電圧により交互に充電されそ
の充電と相補的にこれらのコンデンサの充電電荷が前記
出力端子から前記内部回路に交互に放電されるように前
記第１，第２および第３のスイッチ素子の導通状態を制
御する信号を前記制御信号として生ずる制御信号発生手
段とを含む分圧回路と、前記内部回路への放電出力と予
め定めた比較基準電圧との比較結果に応答して前記制御
信号発生手段における前記制御信号の発生を制御する接
続制御信号を発生する手段とを含むことを特徴とするＩ
Ｃチップ内蔵用の降圧回路にある。
【００１４】
【実施例】本発明の降圧回路は、半導体ＩＣチップに外
部から供給される外部電源電圧をコンデンサによる分圧
回路により分圧して内部回路への分圧出力電圧を生ずる
構成になっているので、電力の損失を生ずることがな
く、したがってＩＣチップの温度上昇を生じない。ま
た、上記分圧回路を形成する複数のコンデンサの充電お
よび放電をそれぞれ一斉に行うことができるので、コン
デンサの利用効率が高まり、これらコンデンサのＩＣチ
ップ上の占有面積を削減できＩＣチップ全体の集積度改
善に寄与する。
部から供給される外部電源電圧をコンデンサによる分圧
回路により分圧して内部回路への分圧出力電圧を生ずる
構成になっているので、電力の損失を生ずることがな
く、したがってＩＣチップの温度上昇を生じない。ま
た、上記分圧回路を形成する複数のコンデンサの充電お
よび放電をそれぞれ一斉に行うことができるので、コン
デンサの利用効率が高まり、これらコンデンサのＩＣチ
ップ上の占有面積を削減できＩＣチップ全体の集積度改
善に寄与する。
【００１５】次に、本発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【００１６】図１（ａ）は本発明の第１の実施例の回路
図、同図（ｂ）はこの実施例に使用される制御信号発生
部の回路図である。また、図２（ａ）はこの実施例の一
部を構成する分圧部の等価回路図、同図（ｂ）はこの実
施例の動作説明用の波形図である。
図、同図（ｂ）はこの実施例に使用される制御信号発生
部の回路図である。また、図２（ａ）はこの実施例の一
部を構成する分圧部の等価回路図、同図（ｂ）はこの実
施例の動作説明用の波形図である。
【００１７】図１（ａ）を参照すると、この図に示した
第１の実施例の降圧回路１は、分圧回路１０と電圧比較
器１１とを備え、比較器１１の一方の入力端子（−）に
分圧回路１０の分圧出力電圧ＶINT を供給し、他方の入
力端子（＋）に外部電源電位ＶDDの電源端子１３と接地
電位ＧＮＤの接地電極との間に挿入された直列抵抗器Ｒ
11およびＲ12の接続点の電圧を比較基準電圧として供給
する。比較器１１の出力ＳＧ１１は接続制御信号として
分圧回路１０に供給する。分圧出力電圧ＶINTの供給を
受ける出力端子１２には、この降圧回路１を内蔵する半
導体ＩＣチップの内部回路全部が負荷回路Ｚとして接続
され、それと並列に配線容量による安定化容量ＣS が接
続される。
第１の実施例の降圧回路１は、分圧回路１０と電圧比較
器１１とを備え、比較器１１の一方の入力端子（−）に
分圧回路１０の分圧出力電圧ＶINT を供給し、他方の入
力端子（＋）に外部電源電位ＶDDの電源端子１３と接地
電位ＧＮＤの接地電極との間に挿入された直列抵抗器Ｒ
11およびＲ12の接続点の電圧を比較基準電圧として供給
する。比較器１１の出力ＳＧ１１は接続制御信号として
分圧回路１０に供給する。分圧出力電圧ＶINTの供給を
受ける出力端子１２には、この降圧回路１を内蔵する半
導体ＩＣチップの内部回路全部が負荷回路Ｚとして接続
され、それと並列に配線容量による安定化容量ＣS が接
続される。
【００１８】分圧回路１０は、分圧部１０ａと、接続制
御信号ＳＧ１１に応答して第１および第２のコンデンサ
Ｃ101 およびＣ102 の接続切換用の第１，第２，第３お
よび第４の制御パルスΦ1 Ｂ（以下、Φの反転信号をΦ
Ｂと称す），Φ1 ，Φ2 ＢおよびΦ2 を発生する制御信
号発生部１０ｂとを備える。分圧部１０ａは電源電位Ｖ
DDと接地電位ＧＮＤとの間に直列接続で挿入された、Ｆ
ＥＴスイッチＳ101 ，第１のコンデンサＣ101 ，ＦＥＴ
スイッチＳ105 ，第２のコンデンサＣ102 ，およびＦＥ
ＴスイッチＳ106 からなる第１の直列接続回路と、ＦＥ
ＴスイッチＳ107 ，第２のコンデンサＣ102 ，ＦＥＴス
イッチＳ104 ，第１のコンデンサＣ101，およびＦＥＴ
スイッチＳ102 からなる第２の直列接続回路と、スイッ
チＳ101と第１のコンデンサＣ101 との接続点を選択的
に分圧回路１０の出力端子１２に接続するＦＥＴスイッ
チＳ103 と、スイッチＳ107 と第２のコンデンサＣ102
との接続点を選択的に出力端子１２に接続するＦＥＴス
イッチＳ108 とを有している。さらに、スイッチＳ101
は第１の制御パルスΦ1 Ｂに応答して、スイッチ
Ｓ105 ，Ｓ106 およびＳ108 は第２の制御パルスΦ1 に
応答して、スイッチＳ107は第３の制御信号Φ2 Ｂに応
答して、スイッチＳ104 ，Ｓ102 およびＳ103 は第４の
制御パルスΦ2 にそれぞれ応答してそれぞれ開閉され
る。なお、スイッチＳ101 およびＳ107 は制御パルスが
ロウレベルのときにオン、スイッチＳ102 〜Ｓ106 およ
びＳ108 は制御パルスがハイレベルのときにオンとなる
関係にあるものとして説明する。
御信号ＳＧ１１に応答して第１および第２のコンデンサ
Ｃ101 およびＣ102 の接続切換用の第１，第２，第３お
よび第４の制御パルスΦ1 Ｂ（以下、Φの反転信号をΦ
Ｂと称す），Φ1 ，Φ2 ＢおよびΦ2 を発生する制御信
号発生部１０ｂとを備える。分圧部１０ａは電源電位Ｖ
DDと接地電位ＧＮＤとの間に直列接続で挿入された、Ｆ
ＥＴスイッチＳ101 ，第１のコンデンサＣ101 ，ＦＥＴ
スイッチＳ105 ，第２のコンデンサＣ102 ，およびＦＥ
ＴスイッチＳ106 からなる第１の直列接続回路と、ＦＥ
ＴスイッチＳ107 ，第２のコンデンサＣ102 ，ＦＥＴス
イッチＳ104 ，第１のコンデンサＣ101，およびＦＥＴ
スイッチＳ102 からなる第２の直列接続回路と、スイッ
チＳ101と第１のコンデンサＣ101 との接続点を選択的
に分圧回路１０の出力端子１２に接続するＦＥＴスイッ
チＳ103 と、スイッチＳ107 と第２のコンデンサＣ102
との接続点を選択的に出力端子１２に接続するＦＥＴス
イッチＳ108 とを有している。さらに、スイッチＳ101
は第１の制御パルスΦ1 Ｂに応答して、スイッチ
Ｓ105 ，Ｓ106 およびＳ108 は第２の制御パルスΦ1 に
応答して、スイッチＳ107は第３の制御信号Φ2 Ｂに応
答して、スイッチＳ104 ，Ｓ102 およびＳ103 は第４の
制御パルスΦ2 にそれぞれ応答してそれぞれ開閉され
る。なお、スイッチＳ101 およびＳ107 は制御パルスが
ロウレベルのときにオン、スイッチＳ102 〜Ｓ106 およ
びＳ108 は制御パルスがハイレベルのときにオンとなる
関係にあるものとして説明する。
【００１９】図１（ｂ）および図２（ｂ）を併せて参照
すると、制御信号発生部１０ｂは、接続制御信号の立ち
上りに同期して変化する上述の接続制御信号を生ずる。
すなわち、制御信号発生部１０ｂは、接続制御信号を入
力端子Ｃに受けるフリップフロップ回路１０９ａと、こ
の回路１０９ａの出力信号ＳＧ１２を各々の入力端子の
一方に受け、遅延回路１０９ｂの出力に得られる遅延出
力信号ＳＧ１３を各々の入力端子の他方に受ける一対の
ＮＡＮＤ回路１０９ｃおよびＮＯＲ回路１０９ｅと、こ
れらＮＡＮＤ回路１０９ｃおよびＮＯＲ回路１０９ｅの
出力端子にそれぞれ接続されたインバータ回路１０９ｄ
および１０９ｆとを備え、ＮＡＮＤ回路１０９ｃ，イン
バータ回路１０９ｄ，インバータ回路１０９ｆ，および
ＮＯＲ回路１０９ｅに第１，第２，第３，および第４の
制御信号Φ1 Ｂ，Φ1 ，Φ2 Ｂ，およびΦ2 をそれぞれ
生ずる。
すると、制御信号発生部１０ｂは、接続制御信号の立ち
上りに同期して変化する上述の接続制御信号を生ずる。
すなわち、制御信号発生部１０ｂは、接続制御信号を入
力端子Ｃに受けるフリップフロップ回路１０９ａと、こ
の回路１０９ａの出力信号ＳＧ１２を各々の入力端子の
一方に受け、遅延回路１０９ｂの出力に得られる遅延出
力信号ＳＧ１３を各々の入力端子の他方に受ける一対の
ＮＡＮＤ回路１０９ｃおよびＮＯＲ回路１０９ｅと、こ
れらＮＡＮＤ回路１０９ｃおよびＮＯＲ回路１０９ｅの
出力端子にそれぞれ接続されたインバータ回路１０９ｄ
および１０９ｆとを備え、ＮＡＮＤ回路１０９ｃ，イン
バータ回路１０９ｄ，インバータ回路１０９ｆ，および
ＮＯＲ回路１０９ｅに第１，第２，第３，および第４の
制御信号Φ1 Ｂ，Φ1 ，Φ2 Ｂ，およびΦ2 をそれぞれ
生ずる。
【００２０】図１（ａ）および（ｂ）に併せて図２
（ａ）および（ｂ）を参照すると、まず制御信号Φ1 の
ハイレベルのときに、スイッチＳ101 ，Ｓ105 ，Ｓ106
およびＳ108 が導通状態、それ以外のスイッチは非導通
状態であるとする。この状態において、コンデンサＣ
101 は電源電圧ＶDD→スイッチＳ101 →コンデンサＣ
101 の経路で充電され、コンデンサＣ102 にはスイッチ
Ｓ108 を経て安定化容量ＣS が並列に付加接続され、そ
の電荷は負荷回路Ｚを経て放電される（サイクル１）。
次に、制御信号Φ2 がハイレベルになると、スイッチＳ
107 ，Ｓ104 ，Ｓ102およびＳ103 が導通状態、それ以
外のスイッチは非導通状態になる。この状態において
は、コンデンサＣ102 は電源電圧ＶDDスイッチＳ107 →
コンデンサＣ102の経路で充電され、コンデンサＣ101
の電荷は導通状態になったスイッチＳ103および負荷回
路Ｚを経て放電される（サイクル２）。
（ａ）および（ｂ）を参照すると、まず制御信号Φ1 の
ハイレベルのときに、スイッチＳ101 ，Ｓ105 ，Ｓ106
およびＳ108 が導通状態、それ以外のスイッチは非導通
状態であるとする。この状態において、コンデンサＣ
101 は電源電圧ＶDD→スイッチＳ101 →コンデンサＣ
101 の経路で充電され、コンデンサＣ102 にはスイッチ
Ｓ108 を経て安定化容量ＣS が並列に付加接続され、そ
の電荷は負荷回路Ｚを経て放電される（サイクル１）。
次に、制御信号Φ2 がハイレベルになると、スイッチＳ
107 ，Ｓ104 ，Ｓ102およびＳ103 が導通状態、それ以
外のスイッチは非導通状態になる。この状態において
は、コンデンサＣ102 は電源電圧ＶDDスイッチＳ107 →
コンデンサＣ102の経路で充電され、コンデンサＣ101
の電荷は導通状態になったスイッチＳ103および負荷回
路Ｚを経て放電される（サイクル２）。
【００２１】以上の動作を接続制御信号ＳＧ１１がアク
ティブレベルになるのに応答して交互に繰り返すことに
より、分圧出力電圧ＶINT を（１／２）・ＶDDレベルを
中心にして（１／２）・ＶDD＋（１／２）・ΔＶから
（１／２）・ＶDD−（１／２）・ΔＶの範囲で保持する
ことができる。また、全てのスイッチがオフとなる期間
を設けてあるのはコンデンサＣ101 ，Ｃ102 およびＣS
相互間の短絡による電力損失を防止するためである。安
定化容量ＣS は、降圧回路１から負荷回路Ｚまでの配線
容量であり、全てのスイッチがオフとなる期間において
も分圧電圧ＶINTを安定した値に保持する役目をもって
いるが、この期間の分圧出力電圧ＶINT のレベルは、
（１／２）・ＶDD−（１／２）・ΔＶよりも低下し、そ
のレベルは配線容量ＣS によって決る。
ティブレベルになるのに応答して交互に繰り返すことに
より、分圧出力電圧ＶINT を（１／２）・ＶDDレベルを
中心にして（１／２）・ＶDD＋（１／２）・ΔＶから
（１／２）・ＶDD−（１／２）・ΔＶの範囲で保持する
ことができる。また、全てのスイッチがオフとなる期間
を設けてあるのはコンデンサＣ101 ，Ｃ102 およびＣS
相互間の短絡による電力損失を防止するためである。安
定化容量ＣS は、降圧回路１から負荷回路Ｚまでの配線
容量であり、全てのスイッチがオフとなる期間において
も分圧電圧ＶINTを安定した値に保持する役目をもって
いるが、この期間の分圧出力電圧ＶINT のレベルは、
（１／２）・ＶDD−（１／２）・ΔＶよりも低下し、そ
のレベルは配線容量ＣS によって決る。
【００２２】上述の回路構成において、コンデンサＣ
101 およびＣ102 は互に等しい容量値Ｃをもち、端子間
電圧Ｖ101 およびＶ102 をそれぞれもつ。図２（ａ）の
サイクル１に太線で示すように制御パルスΦ1 Ｂのロウ
レベルに応答してスイッチＳ101 はオン、Φ1 のハイレ
ベルに応答してスイッチＳ105 ，Ｓ106 およびＳ108 が
上述のとおりオン、それ以外のスイッチＳ102 ，Ｓ104
およびＳ107 はオフとなり、コンデンサＣ101 をスイッ
チＳ101 とスイッチＳ105 との間に、コンデンサＣ102
をスイッチＳ105 とスイッチＳ106 との間にそれぞれ接
続する。すなわち、電圧ＶDD側のＣ101 と接地電位点側
のＣ102 とが直列接続され、コンデンサＣ101 およびＣ
102 の端子電圧が互に等しくなるように充電すると、そ
の分圧出力電圧ＶINT は次式で表わされる。
101 およびＣ102 は互に等しい容量値Ｃをもち、端子間
電圧Ｖ101 およびＶ102 をそれぞれもつ。図２（ａ）の
サイクル１に太線で示すように制御パルスΦ1 Ｂのロウ
レベルに応答してスイッチＳ101 はオン、Φ1 のハイレ
ベルに応答してスイッチＳ105 ，Ｓ106 およびＳ108 が
上述のとおりオン、それ以外のスイッチＳ102 ，Ｓ104
およびＳ107 はオフとなり、コンデンサＣ101 をスイッ
チＳ101 とスイッチＳ105 との間に、コンデンサＣ102
をスイッチＳ105 とスイッチＳ106 との間にそれぞれ接
続する。すなわち、電圧ＶDD側のＣ101 と接地電位点側
のＣ102 とが直列接続され、コンデンサＣ101 およびＣ
102 の端子電圧が互に等しくなるように充電すると、そ
の分圧出力電圧ＶINT は次式で表わされる。
【００２３】 ＶINT ＝（１／２）・ＶDD……………………（１） 分圧出力電圧ＶINT を負荷回路Ｚに供給すると、端子１
２から電圧ＶDDの電源端子１３までのコンデンサＣ101
にはそのまま充電が継続されるが、端子１２から接地電
位ＧＮＤの接地点までのコンデンサＣ102 は所定の電位
になるまで負荷回路Ｚを介して放電される。ここまでの
動作が前述のとおりサイクル１である（図２（ｂ））。
２から電圧ＶDDの電源端子１３までのコンデンサＣ101
にはそのまま充電が継続されるが、端子１２から接地電
位ＧＮＤの接地点までのコンデンサＣ102 は所定の電位
になるまで負荷回路Ｚを介して放電される。ここまでの
動作が前述のとおりサイクル１である（図２（ｂ））。
【００２４】次に図２（ａ）のサイクル２に太線で示す
ように、Φ2 Ｂがロウレベルになるとこれに応答してス
イッチＳ107 がオン、Φ2 のハイレベルに応答してスイ
ッチＳ104 ，Ｓ102 およびＳ107 がオン、それ以外のス
イッチＳ101 ，Ｓ106 およびＳ108 はオフとなり、コン
デンサＣ101 をスイッチＳ104 とスイッチＳ102 との間
に、コンデンサＣ102 をスイッチＳ107 とスイッチＳ
104 との間にそれぞれ接続する。すなわち、電圧ＶDD側
のＣ102 と接地電位点側のＣ101 とが直列接続され、サ
イクル１のときのコンデンサＣ101 およびコンデンサＣ
102 が入れ替った状態になる。この接続状態は上述のサ
イクル１で充放電が行われた後で生ずるから、コンデン
サＣ101 は充電状態、コンデンサＣ102 は放電状態にあ
り、コンデンサＣ101 の電圧Ｖ101 とコンデンサＣ102
の電圧Ｖ102 との関係は、Ｖ101 〉Ｖ102 である。した
がって、この充電状態にあるコンデンサＣ102 によって
分圧出力電圧ＶINT の電位は再び上昇する。この動作状
態がサイクル２である（図１（ｂ））。
ように、Φ2 Ｂがロウレベルになるとこれに応答してス
イッチＳ107 がオン、Φ2 のハイレベルに応答してスイ
ッチＳ104 ，Ｓ102 およびＳ107 がオン、それ以外のス
イッチＳ101 ，Ｓ106 およびＳ108 はオフとなり、コン
デンサＣ101 をスイッチＳ104 とスイッチＳ102 との間
に、コンデンサＣ102 をスイッチＳ107 とスイッチＳ
104 との間にそれぞれ接続する。すなわち、電圧ＶDD側
のＣ102 と接地電位点側のＣ101 とが直列接続され、サ
イクル１のときのコンデンサＣ101 およびコンデンサＣ
102 が入れ替った状態になる。この接続状態は上述のサ
イクル１で充放電が行われた後で生ずるから、コンデン
サＣ101 は充電状態、コンデンサＣ102 は放電状態にあ
り、コンデンサＣ101 の電圧Ｖ101 とコンデンサＣ102
の電圧Ｖ102 との関係は、Ｖ101 〉Ｖ102 である。した
がって、この充電状態にあるコンデンサＣ102 によって
分圧出力電圧ＶINT の電位は再び上昇する。この動作状
態がサイクル２である（図１（ｂ））。
【００２５】上述のサイクル１で、制御信号発生部１０
ｂは制御パルスΦ1 およびΦ2 Ｂをハイレベルに、Φ1
ＢおよびΦ2 をロウレベルにして分圧部１０ａに供給し
ており、コンデンサＣ102 が放電されて分圧出力電圧Ｖ
INT のレベルが抵抗器Ｒ11およびＲ12分圧された基準電
圧ＶREF よりも低下すると、比較器１１から接続制御信
号ＳＧ１１が出力される。この接続制御信号のパルスに
応答して制御信号発生部１０ｂは制御パルスΦ1 および
Φ2 Ｂをロウレベルに、Φ1 ＢおよびΦ2 をハイレベル
にして分圧部１０ａをサイクル２に切替える。サイクル
２においてコンデンサＣ101 が放電されて分圧出力電圧
ＶINT のレベルが基準電圧ＶREF よりも低下すると、比
較器１１から再び接続制御信号ＳＧ１１が出力される。
この接続制御信号のパルスに応答して制御信号発生部１
０ｂは制御パルスΦ1 およびΦ2Ｂをハイレベルに、Φ
1 ＢおよびΦ2 ロウレベルにして分圧部１０ａを上述の
サイクル１に切替える。このように上述のサイクル１お
よびサイクル２は接続制御信号ＳＧ１１が出力される毎
に交互に繰り返される。以上の動作によって、分圧出力
電圧ＶINT の電位は常に（１）式で示した（１／２）・
ＶDD近辺に保持されることになる。
ｂは制御パルスΦ1 およびΦ2 Ｂをハイレベルに、Φ1
ＢおよびΦ2 をロウレベルにして分圧部１０ａに供給し
ており、コンデンサＣ102 が放電されて分圧出力電圧Ｖ
INT のレベルが抵抗器Ｒ11およびＲ12分圧された基準電
圧ＶREF よりも低下すると、比較器１１から接続制御信
号ＳＧ１１が出力される。この接続制御信号のパルスに
応答して制御信号発生部１０ｂは制御パルスΦ1 および
Φ2 Ｂをロウレベルに、Φ1 ＢおよびΦ2 をハイレベル
にして分圧部１０ａをサイクル２に切替える。サイクル
２においてコンデンサＣ101 が放電されて分圧出力電圧
ＶINT のレベルが基準電圧ＶREF よりも低下すると、比
較器１１から再び接続制御信号ＳＧ１１が出力される。
この接続制御信号のパルスに応答して制御信号発生部１
０ｂは制御パルスΦ1 およびΦ2Ｂをハイレベルに、Φ
1 ＢおよびΦ2 ロウレベルにして分圧部１０ａを上述の
サイクル１に切替える。このように上述のサイクル１お
よびサイクル２は接続制御信号ＳＧ１１が出力される毎
に交互に繰り返される。以上の動作によって、分圧出力
電圧ＶINT の電位は常に（１）式で示した（１／２）・
ＶDD近辺に保持されることになる。
【００２６】定常状態で充放電を上述のとおり繰り返す
ときの電位の変動レベルΔＶは負荷回路Ｚの電圧変動の
許容度を考慮して設定される基準電圧ＶREF により決ま
る。各コンデンサＣ101 ，Ｃ102 の接続切替は、分圧出
力電圧ＶINT が（１／２）・ＶDD−ΔＶ／２となった時
点で制御されるものとすると、図２（ｂ）のサイクル１
における各コンデンサＣ101 ，Ｃ102 の接続切替直前の
両端の電圧には、次式の関係がある。
ときの電位の変動レベルΔＶは負荷回路Ｚの電圧変動の
許容度を考慮して設定される基準電圧ＶREF により決ま
る。各コンデンサＣ101 ，Ｃ102 の接続切替は、分圧出
力電圧ＶINT が（１／２）・ＶDD−ΔＶ／２となった時
点で制御されるものとすると、図２（ｂ）のサイクル１
における各コンデンサＣ101 ，Ｃ102 の接続切替直前の
両端の電圧には、次式の関係がある。
【００２７】 Ｖ101 ＝Ｖ102 ＋ΔＶ…………………（２） Ｖ102 ＝Ｖ102 −ΔＶ…………………（３） したがって各コンデンサＣ101 ，Ｃ102 の端子間電圧Ｖ
101 ，およびＶ102 は次式のように表わすことができ
る。
101 ，およびＶ102 は次式のように表わすことができ
る。
【００２８】 Ｖ101 ＝（ＶDD／２）＋（ΔＶ／２）………（４） Ｖ102 ＝（ＶDD／２）−（ΔＶ／２）………（５） したがって、一回の接続切替で発生する分圧出力電圧Ｖ
INT の電位の上昇はＶ101 −Ｖ102 ＝ΔＶとなる。
INT の電位の上昇はＶ101 −Ｖ102 ＝ΔＶとなる。
【００２９】よって、本実施例における降圧回路１の分
圧出力電圧ＶINT の電位の変化は（初めに各コンデンサ
Ｃ101 ，Ｃ102 は充電されているとする）、図２（ｂ）
における波形図から明らかなように、サイクル１では負
荷回路Ｚへの放電が分圧出力電圧ＶINT の電位（１／
２）ＶDD＋（ΔＶ／２）から始まり、（１／２）・ＶDD
−（ΔＶ／２）の電位に達したところでコンデンサＣ
101 がコンデンサＣ102 の下側に接続切替されて、電位
は再び（１／２）・ＶDD＋（ΔＶ／２）まで上昇し、サ
イクル２の放電の開始につながる。
圧出力電圧ＶINT の電位の変化は（初めに各コンデンサ
Ｃ101 ，Ｃ102 は充電されているとする）、図２（ｂ）
における波形図から明らかなように、サイクル１では負
荷回路Ｚへの放電が分圧出力電圧ＶINT の電位（１／
２）ＶDD＋（ΔＶ／２）から始まり、（１／２）・ＶDD
−（ΔＶ／２）の電位に達したところでコンデンサＣ
101 がコンデンサＣ102 の下側に接続切替されて、電位
は再び（１／２）・ＶDD＋（ΔＶ／２）まで上昇し、サ
イクル２の放電の開始につながる。
【００３０】以下同様に電位（１／２）・ＶDD＋（ΔＶ
／２）から（１／２）・ＶDD−（ΔＶ／２）の間で各コ
ンデンサＣ101 ，Ｃ102 における充放電が繰り返され
る。
／２）から（１／２）・ＶDD−（ΔＶ／２）の間で各コ
ンデンサＣ101 ，Ｃ102 における充放電が繰り返され
る。
【００３１】次に、本実施例における分圧部１０ａで消
費される電力について説明する。
費される電力について説明する。
【００３２】まず、図１２を参照して述べた従来例の降
圧回路１２０においては、分圧出力電圧ＶINT の供給を
受けた負荷回路Ｚに電流ＩD が流れた場合、ＦＥＴ１２
２の消費電力ＰS はＰS ＝（ＶDD−ＶINT ）・ＩD であ
る。したがって、ＶINT ＝（１／２）ＶDDであると仮定
すれば、ＰS ＝（１／２）ＶDD・ＩD となる。
圧回路１２０においては、分圧出力電圧ＶINT の供給を
受けた負荷回路Ｚに電流ＩD が流れた場合、ＦＥＴ１２
２の消費電力ＰS はＰS ＝（ＶDD−ＶINT ）・ＩD であ
る。したがって、ＶINT ＝（１／２）ＶDDであると仮定
すれば、ＰS ＝（１／２）ＶDD・ＩD となる。
【００３３】これに対して、上述の実施例の分圧部１０
ａの消費する電力ＰZ を求めると（スイッチＳ101 ，
…，Ｓ108 のオン抵抗は非常に小さく無視できるものと
し、コンデンサＣ101 およびＣ102 の容量をそれぞれＣ
U およびＣL とする）、 ＰZ ＝（１／２）・（ＣU ＋ＣL ）・｛（ＶINT0＋（１／２）・ΔＶ）2 −（ＶINT0−（１／２）ΔＶ）2 ｝ ＝（ＣU ＋ＣL ）・ＶINT0・ΔＶ ＝ＣU ・ＶDD・ΔＶ……………………（６） で与えられる（ここでＶINT0＝（１／２）・ＶDD＝｛Ｃ
U ／（ＣU ＋ＣL ）｝・ＶDDである）。
ａの消費する電力ＰZ を求めると（スイッチＳ101 ，
…，Ｓ108 のオン抵抗は非常に小さく無視できるものと
し、コンデンサＣ101 およびＣ102 の容量をそれぞれＣ
U およびＣL とする）、 ＰZ ＝（１／２）・（ＣU ＋ＣL ）・｛（ＶINT0＋（１／２）・ΔＶ）2 −（ＶINT0−（１／２）ΔＶ）2 ｝ ＝（ＣU ＋ＣL ）・ＶINT0・ΔＶ ＝ＣU ・ＶDD・ΔＶ……………………（６） で与えられる（ここでＶINT0＝（１／２）・ＶDD＝｛Ｃ
U ／（ＣU ＋ＣL ）｝・ＶDDである）。
【００３４】分圧出力電圧ＶINT が電位ＶINT0＋（１／
２）ΔＶから電位ＶINT0−（１／２）ΔＶに低下する間
に電圧ＶDDが分圧部１０ａに供給する電荷Ｑは、Ｑ＝Ｃ
U ・ΔＶである。この電荷を供給するのに要する時間を
Δｔとすると、電圧ＶDDから分圧部１０ａに流れる電流
Ｉは、Ｉ＝Ｑ／Δｔ＝ＣU ・ΔＶ／Δｔである。よっ
て、電圧ＶDDが分圧部１０ａに供給する電力は、ＶDD・
Ｉ＝（ＣU ・ΔＶ／Δｔ）・ＶDDとなり、Δｔ秒間に与
えるエネルギーは、ＣU ・ＶDD・ΔＶとなる。
２）ΔＶから電位ＶINT0−（１／２）ΔＶに低下する間
に電圧ＶDDが分圧部１０ａに供給する電荷Ｑは、Ｑ＝Ｃ
U ・ΔＶである。この電荷を供給するのに要する時間を
Δｔとすると、電圧ＶDDから分圧部１０ａに流れる電流
Ｉは、Ｉ＝Ｑ／Δｔ＝ＣU ・ΔＶ／Δｔである。よっ
て、電圧ＶDDが分圧部１０ａに供給する電力は、ＶDD・
Ｉ＝（ＣU ・ΔＶ／Δｔ）・ＶDDとなり、Δｔ秒間に与
えるエネルギーは、ＣU ・ＶDD・ΔＶとなる。
【００３５】したがって、コンデンサＣ101 の充電電流
を考慮に入れた消費電力ＰE は ＰE ＝ＣU ・ＶDD・ΔＶ…………………（７） で表わされる。分圧部１０ａの消費電力はＰE −ＰZ で
与えられるから、ＰE −ＰZ ＝ＣU ・ＶDD・ΔＶ−ＣU
・ＶDD・ΔＶ＝０となる。
を考慮に入れた消費電力ＰE は ＰE ＝ＣU ・ＶDD・ΔＶ…………………（７） で表わされる。分圧部１０ａの消費電力はＰE −ＰZ で
与えられるから、ＰE −ＰZ ＝ＣU ・ＶDD・ΔＶ−ＣU
・ＶDD・ΔＶ＝０となる。
【００３６】したがって、ＦＥＴスイッチの抵抗が無視
できるほど小さい場合は分圧部１０ａの電力消費は実質
的に零となる。すなわち図１３に示した従来例の降圧回
路１３０の場合よりも消費電力は少ない。
できるほど小さい場合は分圧部１０ａの電力消費は実質
的に零となる。すなわち図１３に示した従来例の降圧回
路１３０の場合よりも消費電力は少ない。
【００３７】また、本実施例におけるコンデンサ
Ｃ101 ，Ｃ102 は、前述のサイクル１および２の両方の
期間とも、一方のコンデンサが充電、他方は放電の状態
にあって負荷回路Ｚに電荷を供給する。上述の従来例で
は、上述のとおり分圧回路１３４は充電時にはコンデン
サＣS から負荷回路Ｚに電荷を供給し、放電時のみコン
デンサＣ101 およびＣ102 から電荷を供給するようにし
ているので、この従来例に比べて本実施例のコンデンサ
は利用効率が高い。また、従来例の分圧回路１３４では
大容量のコンデンサＣS の内蔵が必要であるのに対し、
本実施例では上述のとおり、降圧回路１から負荷回路Ｚ
までの配線容量程度で十分である。
Ｃ101 ，Ｃ102 は、前述のサイクル１および２の両方の
期間とも、一方のコンデンサが充電、他方は放電の状態
にあって負荷回路Ｚに電荷を供給する。上述の従来例で
は、上述のとおり分圧回路１３４は充電時にはコンデン
サＣS から負荷回路Ｚに電荷を供給し、放電時のみコン
デンサＣ101 およびＣ102 から電荷を供給するようにし
ているので、この従来例に比べて本実施例のコンデンサ
は利用効率が高い。また、従来例の分圧回路１３４では
大容量のコンデンサＣS の内蔵が必要であるのに対し、
本実施例では上述のとおり、降圧回路１から負荷回路Ｚ
までの配線容量程度で十分である。
【００３８】なお、本実施例の分圧部１０ａにおいて外
部電源電圧端子と接地電位点との間に直列接続の状態で
挿入するコンデンサの数は最適値として２個で説明した
が、２個以上で構成することも可能である。また、これ
らコンデンサの各々を並列接続の複数の要素コンデンサ
で構成することもできる。
部電源電圧端子と接地電位点との間に直列接続の状態で
挿入するコンデンサの数は最適値として２個で説明した
が、２個以上で構成することも可能である。また、これ
らコンデンサの各々を並列接続の複数の要素コンデンサ
で構成することもできる。
【００３９】この第１の実施例の降圧回路１は、コンデ
ンサの接続切替を非常に短い周期で行なった場合にその
分圧出力電圧ＶINT は、上述のとおり（１／２）・ＶDD
に安定する。この電位は電圧ＶDDの変動によって変化す
るため、比較器１１の一方の入力端子（＋）に受ける比
較基準電圧ＶREF が一定の場合には、分圧出力電圧Ｖ
INT の安定点と基準電圧ＶREF とのずれが大きくなり、
正常な接続切替ができなくなる。したがって、図１
（ａ）における比較基準電圧ＶREF を外部電源電圧ＶDD
から抵抗器Ｒ11，Ｒ12により発生させ、基準電圧ＶREF
が（１／２）・ＶDDよりも僅かに低い電圧（ΔＶ）にな
るようにすれば、電圧ＶDDが変動しても、適切なタイミ
ングで接続切替ができる。図１（ａ）における降圧回路
では、比較基準電圧ＶREF ＝（１／２）・ＶDD−ΔＶと
なるように、また抵抗器Ｒ11，Ｒ12の抵抗値はその比が
次式を満足するように決めればよい。 Ｒ11／Ｒ12＝２・ＶDD／｛（ＶDD−２・ΔＶ｝−１……（１２） この抵抗器Ｒ11，Ｒ12は、電圧ＶDDの安定が高い場合は
ダイオードで構成できる。しかし一般的には電圧ＶDDの
変動が大きいのでその変動に対する追従の容易な抵抗器
の方が都合がよい。なお、電流をできるだけ抑えるた
め、これら抵抗器の抵抗値は１Ｍオーム以上とする。
ンサの接続切替を非常に短い周期で行なった場合にその
分圧出力電圧ＶINT は、上述のとおり（１／２）・ＶDD
に安定する。この電位は電圧ＶDDの変動によって変化す
るため、比較器１１の一方の入力端子（＋）に受ける比
較基準電圧ＶREF が一定の場合には、分圧出力電圧Ｖ
INT の安定点と基準電圧ＶREF とのずれが大きくなり、
正常な接続切替ができなくなる。したがって、図１
（ａ）における比較基準電圧ＶREF を外部電源電圧ＶDD
から抵抗器Ｒ11，Ｒ12により発生させ、基準電圧ＶREF
が（１／２）・ＶDDよりも僅かに低い電圧（ΔＶ）にな
るようにすれば、電圧ＶDDが変動しても、適切なタイミ
ングで接続切替ができる。図１（ａ）における降圧回路
では、比較基準電圧ＶREF ＝（１／２）・ＶDD−ΔＶと
なるように、また抵抗器Ｒ11，Ｒ12の抵抗値はその比が
次式を満足するように決めればよい。 Ｒ11／Ｒ12＝２・ＶDD／｛（ＶDD−２・ΔＶ｝−１……（１２） この抵抗器Ｒ11，Ｒ12は、電圧ＶDDの安定が高い場合は
ダイオードで構成できる。しかし一般的には電圧ＶDDの
変動が大きいのでその変動に対する追従の容易な抵抗器
の方が都合がよい。なお、電流をできるだけ抑えるた
め、これら抵抗器の抵抗値は１Ｍオーム以上とする。
【００４０】図３（ａ）および（ｂ）を参照すると、こ
れらの図にブロック図および動作説明用の波形図を示し
た第２の実施例の降圧回路３はＤＲＡＭへの適用を明示
したものであり、分圧回路３０と、分圧回路３０に接続
制御信号ＳＧ３１を供給する電圧比較器３３と、ソース
電極に外部電源電圧ＶDDの供給を受けてゲート電極にプ
リチャージ駆動信号ΦP Ｂの供給を端子３４を経て受け
るＦＥＴスイッチ３１と、一端を接地電位点に接続した
安定化容量ＣS とを備える。分圧回路３０は上述の分圧
回路１０と同一の構成を備える。比較器３３の一方の入
力端子（＋）には比較基準電圧ＶREF が供給され、他方
の入力端子（−）とＦＥＴスイッチ３１のソース電極と
安定化容量ＣS の他端には分圧回路３０からの分圧出力
電圧ＶINT が供給される。一方、ＦＥＴスイッチ３１が
プリチャージ駆動信号ΦP Ｂに応答してオン状態にある
ときは、外部電源端子３６からの電圧ＶDDを分圧出力端
子３５に導く分圧出力電圧ＶINT は端子３５を経てドレ
イン電極がセンスアンプ（図示せず）に接続されゲート
電極にセンスイネーブル信号ＳＥＢ（ＳＥの反転信号）
を受けるＦＥＴ３７のソース電極に供給される。
れらの図にブロック図および動作説明用の波形図を示し
た第２の実施例の降圧回路３はＤＲＡＭへの適用を明示
したものであり、分圧回路３０と、分圧回路３０に接続
制御信号ＳＧ３１を供給する電圧比較器３３と、ソース
電極に外部電源電圧ＶDDの供給を受けてゲート電極にプ
リチャージ駆動信号ΦP Ｂの供給を端子３４を経て受け
るＦＥＴスイッチ３１と、一端を接地電位点に接続した
安定化容量ＣS とを備える。分圧回路３０は上述の分圧
回路１０と同一の構成を備える。比較器３３の一方の入
力端子（＋）には比較基準電圧ＶREF が供給され、他方
の入力端子（−）とＦＥＴスイッチ３１のソース電極と
安定化容量ＣS の他端には分圧回路３０からの分圧出力
電圧ＶINT が供給される。一方、ＦＥＴスイッチ３１が
プリチャージ駆動信号ΦP Ｂに応答してオン状態にある
ときは、外部電源端子３６からの電圧ＶDDを分圧出力端
子３５に導く分圧出力電圧ＶINT は端子３５を経てドレ
イン電極がセンスアンプ（図示せず）に接続されゲート
電極にセンスイネーブル信号ＳＥＢ（ＳＥの反転信号）
を受けるＦＥＴ３７のソース電極に供給される。
【００４１】ＤＲＡＭのセンスアンプの動作開始は瞬間
的な大電流を伴うので電流供給不足の状態がしばしば発
生する。そこで、ＦＥＴスイッチ３１をセンスアンプの
非動作期間（ＳＥＢがハイレベルの期間）に同期したプ
リチャージ駆動信号ΦP Ｂのロウレベルによりオン状態
にし、外部電源電圧ＶDDをそのままＦＥＴスイッチ３７
に供給する。
的な大電流を伴うので電流供給不足の状態がしばしば発
生する。そこで、ＦＥＴスイッチ３１をセンスアンプの
非動作期間（ＳＥＢがハイレベルの期間）に同期したプ
リチャージ駆動信号ΦP Ｂのロウレベルによりオン状態
にし、外部電源電圧ＶDDをそのままＦＥＴスイッチ３７
に供給する。
【００４２】センスアンプの動作期間に入る直前、すな
わちセンスイネーブル信号ＳＥＢがハイレベルでＦＥＴ
３７がオフの状態でプリチャージ駆動信号ΦP Ｂをハイ
レベルにすると、ＦＥＴ３１はオフ状態になる。この状
態では、分圧出力電圧ＶINTのノードは電源電圧ＶDDの
端子３４からもセンスアンプからも切り離されるためフ
ローティングとなるが、電位は電源電圧ＶDDレベルを保
持する。センスイネーブル信号ＳＥＢがロウレベルにな
ると、ＦＥＴ３７は導通し、分圧出力電圧ＶINT のノー
ドの電荷をセンスアンプに供給する。センスアンプの駆
動に伴なって分圧出力電圧ＶINT の電位は徐々に低下し
ていき、基準電圧ＶREF のレベルに達すると比較器３３
からの接続制御信号ＳＧ３１に応答して分圧回路３０の
制御パルスΦ1 およびΦ2 が発生し、分圧出力電圧Ｖ
INT は（１／２）・ＶDD＋（１／２）ΔＶまで上昇す
る。このとき信号ΦP ＢはハイレベルであるからＦＥＴ
３１はオフのままであり、分圧出力電圧ＶINT は電源電
圧ＶDDレベルにはならない。続いてセンスアンプへの放
電が行われ、信号ＳＥＢが再びハイレベルになるまでこ
の充放電が繰り返される。信号ＳＥＢがハイレベルで信
号ΦP Ｂもハイレベルの間は信号ＳＥＢがハイレベルに
なった時点の分圧出力電圧ＶINT レベルが保持され、 信
号ΦP Ｂが再びロウレベルになると、ＦＥＴ３１がオン
となって分圧出力電圧ＶINT は電源電圧ＶDDレベルに上
昇する。したがって、信号ＳＥＢがロウレベルの期間は
センスアンプへの供給電圧レベルが（１／２）・ＶDD近
辺で安定する。以上説明したとおりセンスイネーブル信
号ＳＥＢがセンスアンプを活性化する直前のプリチャー
ジ期間だけ外部電源電圧ＶDDをＤＲＡＭ側に供給しメモ
リセルのプリチャージ動作を高速化する。
わちセンスイネーブル信号ＳＥＢがハイレベルでＦＥＴ
３７がオフの状態でプリチャージ駆動信号ΦP Ｂをハイ
レベルにすると、ＦＥＴ３１はオフ状態になる。この状
態では、分圧出力電圧ＶINTのノードは電源電圧ＶDDの
端子３４からもセンスアンプからも切り離されるためフ
ローティングとなるが、電位は電源電圧ＶDDレベルを保
持する。センスイネーブル信号ＳＥＢがロウレベルにな
ると、ＦＥＴ３７は導通し、分圧出力電圧ＶINT のノー
ドの電荷をセンスアンプに供給する。センスアンプの駆
動に伴なって分圧出力電圧ＶINT の電位は徐々に低下し
ていき、基準電圧ＶREF のレベルに達すると比較器３３
からの接続制御信号ＳＧ３１に応答して分圧回路３０の
制御パルスΦ1 およびΦ2 が発生し、分圧出力電圧Ｖ
INT は（１／２）・ＶDD＋（１／２）ΔＶまで上昇す
る。このとき信号ΦP ＢはハイレベルであるからＦＥＴ
３１はオフのままであり、分圧出力電圧ＶINT は電源電
圧ＶDDレベルにはならない。続いてセンスアンプへの放
電が行われ、信号ＳＥＢが再びハイレベルになるまでこ
の充放電が繰り返される。信号ＳＥＢがハイレベルで信
号ΦP Ｂもハイレベルの間は信号ＳＥＢがハイレベルに
なった時点の分圧出力電圧ＶINT レベルが保持され、 信
号ΦP Ｂが再びロウレベルになると、ＦＥＴ３１がオン
となって分圧出力電圧ＶINT は電源電圧ＶDDレベルに上
昇する。したがって、信号ＳＥＢがロウレベルの期間は
センスアンプへの供給電圧レベルが（１／２）・ＶDD近
辺で安定する。以上説明したとおりセンスイネーブル信
号ＳＥＢがセンスアンプを活性化する直前のプリチャー
ジ期間だけ外部電源電圧ＶDDをＤＲＡＭ側に供給しメモ
リセルのプリチャージ動作を高速化する。
【００４３】図４（ａ）および（ｂ）を参照すると、こ
れらの図にブロック図および動作説明用波形図を示した
この発明の第３の実施例の降圧回路４は、上述の分圧回
路１０と同様の構成の分圧回路４０と、分圧回路４０に
接続制御信号ＳＧ４１を供給する電圧比較器４３と、電
源端子４７と端子４５間に挿入され端子４５に電圧（１
／２）・ＶDDレベルを供給するＦＥＴ４１と、ＦＥＴ４
１のゲート電極に信号ＳＧ４２を供給する電圧比較器４
２とを備え、比較器４３の入力端子（＋）に端子４６か
らの第１の比較基準電圧ＶREF1の供給を、比較器４２の
入力端子（−）に端子４４からの第２の比較基準電圧Ｖ
REF2の供給をそれぞれ受ける。比較器４３の他方の入力
端子（−）と比較器４２の他方の入力端子（＋）は出力
端子４５に共通に接続され分圧回路４０からの分圧出力
電圧ＶINT およびＦＥＴ４１のオンの状態の下における
外部電源電圧ＶDDの供給を受る。出力端子４５には負荷
回路Ｚが接続してある。図示の構成から明らかなとお
り、この実施例は、上述の図１の実施例の降圧回路に図
１２の従来例の降圧回路を加えた構成を備え、第１の基
準電圧ＶREF1を第２の比較基準電圧ＶREF2よりも高くで
きるようにしたことをその特徴とする。この実施例にお
いてはＦＥＴ４１は外部電源電圧ＶDDを（１／２）・Ｖ
DD＋（１／２）ΔＶにするに十分な値のオン抵抗を有す
る。
れらの図にブロック図および動作説明用波形図を示した
この発明の第３の実施例の降圧回路４は、上述の分圧回
路１０と同様の構成の分圧回路４０と、分圧回路４０に
接続制御信号ＳＧ４１を供給する電圧比較器４３と、電
源端子４７と端子４５間に挿入され端子４５に電圧（１
／２）・ＶDDレベルを供給するＦＥＴ４１と、ＦＥＴ４
１のゲート電極に信号ＳＧ４２を供給する電圧比較器４
２とを備え、比較器４３の入力端子（＋）に端子４６か
らの第１の比較基準電圧ＶREF1の供給を、比較器４２の
入力端子（−）に端子４４からの第２の比較基準電圧Ｖ
REF2の供給をそれぞれ受ける。比較器４３の他方の入力
端子（−）と比較器４２の他方の入力端子（＋）は出力
端子４５に共通に接続され分圧回路４０からの分圧出力
電圧ＶINT およびＦＥＴ４１のオンの状態の下における
外部電源電圧ＶDDの供給を受る。出力端子４５には負荷
回路Ｚが接続してある。図示の構成から明らかなとお
り、この実施例は、上述の図１の実施例の降圧回路に図
１２の従来例の降圧回路を加えた構成を備え、第１の基
準電圧ＶREF1を第２の比較基準電圧ＶREF2よりも高くで
きるようにしたことをその特徴とする。この実施例にお
いてはＦＥＴ４１は外部電源電圧ＶDDを（１／２）・Ｖ
DD＋（１／２）ΔＶにするに十分な値のオン抵抗を有す
る。
【００４４】分圧回路４０は、負荷回路Ｚへの供給電流
の増大に伴う接続切替周期の短縮に起因する電流供給能
力への制約を解消することを狙っている。すなわち、分
圧回路４０と並列に降圧回路４３を組み合せて配置し、
負荷回路Ｚへの供給電流増大の期間における分圧出力電
圧ＶINT のレベル低下を防止できる。すなわち、上述の
ＶREF1をＶREF2よりも高く設定することにより、負荷回
路Ｚへの電流の少ない軽負荷動作モードでは、分圧出力
電圧ＶINT を基準電圧ＶREF2以上に保ち信号ＳＧ４２を
ハイレベルに保ってＦＥＴ４１のオフ状態を維持する。
すなわち、この期間には分圧回路４０の出力が分圧出力
電圧ＶINT を構成する（図（ｂ）の「軽負荷」の期
間）。一方、負荷回路Ｚへの電流が大きい重負荷動作モ
ードでは、分圧出力電圧ＶINT が基準電圧ＶREF2を下ま
わり比較器４２の出力信号ＳＧ４２がロウレベルとなっ
てＦＥＴ４１がオン状態になり、ＦＥＴ４１のドレイン
電極に接続された端子４５の電圧ＶINT の電位を（１／
２）・ＶDD＋（１／２）ΔＶレベルまで上昇させる（図
（ｂ）の重負荷の期間）。
の増大に伴う接続切替周期の短縮に起因する電流供給能
力への制約を解消することを狙っている。すなわち、分
圧回路４０と並列に降圧回路４３を組み合せて配置し、
負荷回路Ｚへの供給電流増大の期間における分圧出力電
圧ＶINT のレベル低下を防止できる。すなわち、上述の
ＶREF1をＶREF2よりも高く設定することにより、負荷回
路Ｚへの電流の少ない軽負荷動作モードでは、分圧出力
電圧ＶINT を基準電圧ＶREF2以上に保ち信号ＳＧ４２を
ハイレベルに保ってＦＥＴ４１のオフ状態を維持する。
すなわち、この期間には分圧回路４０の出力が分圧出力
電圧ＶINT を構成する（図（ｂ）の「軽負荷」の期
間）。一方、負荷回路Ｚへの電流が大きい重負荷動作モ
ードでは、分圧出力電圧ＶINT が基準電圧ＶREF2を下ま
わり比較器４２の出力信号ＳＧ４２がロウレベルとなっ
てＦＥＴ４１がオン状態になり、ＦＥＴ４１のドレイン
電極に接続された端子４５の電圧ＶINT の電位を（１／
２）・ＶDD＋（１／２）ΔＶレベルまで上昇させる（図
（ｂ）の重負荷の期間）。
【００４５】図５（ａ）および（ｂ）を参照すると、こ
れら図面にブロック図および動作説明用波形図を示した
本発明の第４の実施例の降圧回路５は、上述の降圧回路
４の比較器４４に対応する比較器５４の出力パルスをカ
ウントダウンするパルスカウンタ５５と、このカウンタ
５５の出力を受て比較器４３対応の比較器５５の接地端
子を選択的に接地するＦＥＴ５２とを備える以外は上述
の降圧回路４と同一の構成を備える。したがって、降圧
回路４と共通する構成要素には十の位の数字「４」を
「５」に置換して示すに留め、説明は省略する。
れら図面にブロック図および動作説明用波形図を示した
本発明の第４の実施例の降圧回路５は、上述の降圧回路
４の比較器４４に対応する比較器５４の出力パルスをカ
ウントダウンするパルスカウンタ５５と、このカウンタ
５５の出力を受て比較器４３対応の比較器５５の接地端
子を選択的に接地するＦＥＴ５２とを備える以外は上述
の降圧回路４と同一の構成を備える。したがって、降圧
回路４と共通する構成要素には十の位の数字「４」を
「５」に置換して示すに留め、説明は省略する。
【００４６】この降圧回路５においては、周波数カウン
タ５５が上述の接続制御信号ＳＧ５１出力のパルスをカ
ウントしてその周期が所定値よりも短くなった場合は上
述の重負荷モードを示すハイレベルの信号ＳＧ５３を発
生する。この信号ＳＧ５３に応答してＦＥＴ５２がオン
状態となり比較器５３の出力信号ＳＧ５２をロウレベル
とし、ＦＥＴ５１もオン状態にして端子５７の電圧を
（１／２）・ＶDD＋（１／２）ΔＶレベルに上昇させ
る。
タ５５が上述の接続制御信号ＳＧ５１出力のパルスをカ
ウントしてその周期が所定値よりも短くなった場合は上
述の重負荷モードを示すハイレベルの信号ＳＧ５３を発
生する。この信号ＳＧ５３に応答してＦＥＴ５２がオン
状態となり比較器５３の出力信号ＳＧ５２をロウレベル
とし、ＦＥＴ５１もオン状態にして端子５７の電圧を
（１／２）・ＶDD＋（１／２）ΔＶレベルに上昇させ
る。
【００４７】図６を参照すると、この図にブロック図で
示したこの発明の第５の実施例の降圧回路６は、上述の
分圧回路１０と同様の構成の分圧回路６０と、電圧比較
器６１と、その出力信号ＳＧ６１の供給を受けるフリッ
プフロップ回路６２と、フリップフロップ回路６２に従
属接続されるＪＫフリップフロップ回路６３と、ＪＫフ
リップフロップ回路６３にクロックを供給するクロック
発生回路６４と、ＪＫフリップフロップ回路６３の出力
信号ＳＧ６３の供給を受ける遅延回路６５と、遅延回路
６５の出力信号の供給を受けてフリップフロップ回路６
２とＪＫフリップフロップ回路６３をクリアするリセッ
ト信号ＳＧ６５を発生するインバータ６６ａ，６６ｂお
よび６６ｃとＮＡＮＤ回路６７とインバータ６８との組
合せ回路とを備える。比較器６１の一方の入力端子
（＋）には端子７０から比較基準電圧ＶREF を、他方の
入力端子（−）には分圧回路６０から分圧出力電圧Ｖ
INT をそれぞれ供給し、分圧出力電圧ＶINT は出力端子
６９から負荷回路Ｚに供給される。
示したこの発明の第５の実施例の降圧回路６は、上述の
分圧回路１０と同様の構成の分圧回路６０と、電圧比較
器６１と、その出力信号ＳＧ６１の供給を受けるフリッ
プフロップ回路６２と、フリップフロップ回路６２に従
属接続されるＪＫフリップフロップ回路６３と、ＪＫフ
リップフロップ回路６３にクロックを供給するクロック
発生回路６４と、ＪＫフリップフロップ回路６３の出力
信号ＳＧ６３の供給を受ける遅延回路６５と、遅延回路
６５の出力信号の供給を受けてフリップフロップ回路６
２とＪＫフリップフロップ回路６３をクリアするリセッ
ト信号ＳＧ６５を発生するインバータ６６ａ，６６ｂお
よび６６ｃとＮＡＮＤ回路６７とインバータ６８との組
合せ回路とを備える。比較器６１の一方の入力端子
（＋）には端子７０から比較基準電圧ＶREF を、他方の
入力端子（−）には分圧回路６０から分圧出力電圧Ｖ
INT をそれぞれ供給し、分圧出力電圧ＶINT は出力端子
６９から負荷回路Ｚに供給される。
【００４８】図７を併せて参照すると、この図に示した
降圧回路６の動作説明用波形図において、分圧出力電圧
ＶINT が基準電圧ＶREF 以下に低下し、比較器６１の出
力信号ＳＧ６１がハイレベルになると、その直後のクロ
ックＳＧ６４の前縁に同期して接続制御信号ＳＧ６３が
発生する。分圧回路６０は、接続制御信号ＳＧ６３のハ
イレベル期間対応の充電時間が短い場合は電流供給能力
が低下するが、降圧回路６においては、クロックＳＧ６
４の前縁に同期して接続切替を実行するので多数の降圧
回路の接続切替を一定間隔で実行することが可能にな
る。
降圧回路６の動作説明用波形図において、分圧出力電圧
ＶINT が基準電圧ＶREF 以下に低下し、比較器６１の出
力信号ＳＧ６１がハイレベルになると、その直後のクロ
ックＳＧ６４の前縁に同期して接続制御信号ＳＧ６３が
発生する。分圧回路６０は、接続制御信号ＳＧ６３のハ
イレベル期間対応の充電時間が短い場合は電流供給能力
が低下するが、降圧回路６においては、クロックＳＧ６
４の前縁に同期して接続切替を実行するので多数の降圧
回路の接続切替を一定間隔で実行することが可能にな
る。
【００４９】上述の出力信号ＳＧ６１のハイレベルへの
立上りはその前縁に応答してＲＳフリップフロップ回路
６２に記憶され、その出力信号ＳＧ６２がＪＫフリップ
フロップ回路６３のＪ端子に供給される。したがって、
接続切替の実行前に電源ノイズ等により比較器６１がリ
セットされて信号ＳＧ６１がロウレベルになってもＲＳ
フリップフロップ回路６２の記憶内容は変化せず信号Ｓ
Ｇ６２はハイレベルを保持する。次に信号ＳＧ６２はク
ロックＳＧ６４の前縁と同期してＪＫフリップフロップ
回路６３に記憶され、その出力信号である接続制御信号
ＳＧ６３が発生する。この信号ＳＧ６３に応答して発生
するΦ1 およびΦ2 によって分圧回路６０の充電が行な
われ、分圧出力電圧ＶINT が（１／２）・ＶDD＋（１／
２）ΔＶに上昇する。一方、遅延回路６５で遅延を受け
た信号ＳＧ６３は上記ＮＡＮＤ回路６７とインバータ６
８ほかとの組合せ回路によってワンショットの信号ＳＧ
６５が発生する。この信号ＳＧ６５の前縁に同期してフ
リップフロップ回路６２および６３がリセットされ、そ
の結果信号ＳＧ６２およびＳＧ６３がロウレベルとな
り、接続制御期間が終了する。同時に分圧回路６０のコ
ンデンサは放電期間に入り、分圧出力電圧ＶINT は下降
する。
立上りはその前縁に応答してＲＳフリップフロップ回路
６２に記憶され、その出力信号ＳＧ６２がＪＫフリップ
フロップ回路６３のＪ端子に供給される。したがって、
接続切替の実行前に電源ノイズ等により比較器６１がリ
セットされて信号ＳＧ６１がロウレベルになってもＲＳ
フリップフロップ回路６２の記憶内容は変化せず信号Ｓ
Ｇ６２はハイレベルを保持する。次に信号ＳＧ６２はク
ロックＳＧ６４の前縁と同期してＪＫフリップフロップ
回路６３に記憶され、その出力信号である接続制御信号
ＳＧ６３が発生する。この信号ＳＧ６３に応答して発生
するΦ1 およびΦ2 によって分圧回路６０の充電が行な
われ、分圧出力電圧ＶINT が（１／２）・ＶDD＋（１／
２）ΔＶに上昇する。一方、遅延回路６５で遅延を受け
た信号ＳＧ６３は上記ＮＡＮＤ回路６７とインバータ６
８ほかとの組合せ回路によってワンショットの信号ＳＧ
６５が発生する。この信号ＳＧ６５の前縁に同期してフ
リップフロップ回路６２および６３がリセットされ、そ
の結果信号ＳＧ６２およびＳＧ６３がロウレベルとな
り、接続制御期間が終了する。同時に分圧回路６０のコ
ンデンサは放電期間に入り、分圧出力電圧ＶINT は下降
する。
【００５０】１６メガビットＤＲＡＭでは８個程度の降
圧回路６をチップに内蔵する。複数個の降圧回路６を採
用した大容量ＤＲＡＭチップ上の回路配置の概念を図１
１に示す。
圧回路６をチップに内蔵する。複数個の降圧回路６を採
用した大容量ＤＲＡＭチップ上の回路配置の概念を図１
１に示す。
【００５１】図１１を参照すると、８個の降圧回路（上
述の降圧回路６と同等）１１１〜１１８の分圧出力電圧
ＶINT は配線素子Ｒ111 〜Ｒ118 を経て、安定化容量素
子ＣS にそれぞれ共通に接続され、その共通接続点から
大容量ＤＲＡＭメモリセルアレイを含む内部回路が構成
する負荷回路Ｚに供給される。降圧回路１１１〜１１８
の各々から負荷回路Ｚまでの配線をそれぞれ独立して設
け、その配線抵抗によって降圧回路相互間の影響を低減
できるため、分圧出力電圧ＶINT の高い降圧回路の出力
が、同電圧ＶINT の低い降圧回路のコンデンサを充電す
ることを防止できる。降圧回路１１１〜１１８の各々に
必要な接続制御信号のタイミングは、これら回路１１１
〜１１８で独自に発生させることも可能であるが、上述
の降圧回路６のクロック発生回路６４と同等のパルス源
から共通に供給することもできる。安定化容量素子ＣS
は、降圧回路１１１〜１１８の各々に個別に設ける代り
に、負荷回路Ｚに近い位置に配置して降圧回路１１１〜
１１８への逆充電を防止する。また、降圧回路１１１〜
１１８は電源電圧ＶDDの外部電源端子の近くに配置する
ことにより、電源電圧ＶDDがチップ内に供給されたのち
の変動を抑える。図８を参照すると、この図に示した第
６の実施例の降圧回路８は、上記第５の実施例の変形で
あって、上述の分圧回路１０と同等の分圧回路８０と、
電圧比較器８１と、その出力信号ＳＧ８１を受けるフリ
ップフロップ回路８２と、フリップフロップ回路８２の
出力信号ＳＧ８２を後述の信号ＳＧ８４および８５に変
換する遅延回路８３・インバータ８４・ＮＡＮＤ回路８
５・インバータ８６の組合せ回路と、ＮＡＮＤ回路８５
の出力信号ＳＧ８４からフリップフロップ回路８２への
リセット信号ＳＧ８６を発生させるインバータ８７ａ，
８７ｂおよび８７ｃ，ＮＡＮＤ回路８８およびインバー
タ８９からなるワンショットパルス発生回路とを備え
る。信号ＳＧ８４を入力に受けるインバータ８６からの
信号ＳＧ８５は接続制御信号として分圧回路８０に供給
する。一方、比較器７１の一方の入力端子（＋）には端
子９１から基準電圧ＶREF を、他方の入力端子（−）に
は分圧回路８０から分圧出力電圧ＶINT をそれぞれ供給
し、分圧出力電圧ＶINT は出力端子９０から負荷回路Ｚ
に供給する。
述の降圧回路６と同等）１１１〜１１８の分圧出力電圧
ＶINT は配線素子Ｒ111 〜Ｒ118 を経て、安定化容量素
子ＣS にそれぞれ共通に接続され、その共通接続点から
大容量ＤＲＡＭメモリセルアレイを含む内部回路が構成
する負荷回路Ｚに供給される。降圧回路１１１〜１１８
の各々から負荷回路Ｚまでの配線をそれぞれ独立して設
け、その配線抵抗によって降圧回路相互間の影響を低減
できるため、分圧出力電圧ＶINT の高い降圧回路の出力
が、同電圧ＶINT の低い降圧回路のコンデンサを充電す
ることを防止できる。降圧回路１１１〜１１８の各々に
必要な接続制御信号のタイミングは、これら回路１１１
〜１１８で独自に発生させることも可能であるが、上述
の降圧回路６のクロック発生回路６４と同等のパルス源
から共通に供給することもできる。安定化容量素子ＣS
は、降圧回路１１１〜１１８の各々に個別に設ける代り
に、負荷回路Ｚに近い位置に配置して降圧回路１１１〜
１１８への逆充電を防止する。また、降圧回路１１１〜
１１８は電源電圧ＶDDの外部電源端子の近くに配置する
ことにより、電源電圧ＶDDがチップ内に供給されたのち
の変動を抑える。図８を参照すると、この図に示した第
６の実施例の降圧回路８は、上記第５の実施例の変形で
あって、上述の分圧回路１０と同等の分圧回路８０と、
電圧比較器８１と、その出力信号ＳＧ８１を受けるフリ
ップフロップ回路８２と、フリップフロップ回路８２の
出力信号ＳＧ８２を後述の信号ＳＧ８４および８５に変
換する遅延回路８３・インバータ８４・ＮＡＮＤ回路８
５・インバータ８６の組合せ回路と、ＮＡＮＤ回路８５
の出力信号ＳＧ８４からフリップフロップ回路８２への
リセット信号ＳＧ８６を発生させるインバータ８７ａ，
８７ｂおよび８７ｃ，ＮＡＮＤ回路８８およびインバー
タ８９からなるワンショットパルス発生回路とを備え
る。信号ＳＧ８４を入力に受けるインバータ８６からの
信号ＳＧ８５は接続制御信号として分圧回路８０に供給
する。一方、比較器７１の一方の入力端子（＋）には端
子９１から基準電圧ＶREF を、他方の入力端子（−）に
は分圧回路８０から分圧出力電圧ＶINT をそれぞれ供給
し、分圧出力電圧ＶINT は出力端子９０から負荷回路Ｚ
に供給する。
【００５２】図９を併せて参照すると、この図に示した
降圧回路８の動作説明用波形図において、分圧出力電圧
ＶINT が比較基準電圧ＶREF 以下に低下し、信号ＳＧ８
１がハイレベルになると、その前縁と同期してＲＳフリ
ップフロップ回路８２から信号ＳＧ８２が出力される。
接続切替の実行前に電源ノイズ等により比較器８１がリ
セットされて信号ＳＧ８１がロウレベルになっても、信
号ＳＧ８２はハイレルを保持する。信号ＳＧ８２と、こ
の信号ＳＧ８２の遅延回路８３およびインバータ８４に
よる遅延成分信号ＳＧ８３とはＮＡＮＤ回路８５および
インバータ８６により接続制御信号ＳＧ８５に変換され
る。この信号ＳＧ８５に応答して発生する信号Φ1 およ
びΦ2 によって分圧回路８０における接続切替が実行さ
れて分圧出力電圧ＶINT が（１／２）・ＶDD＋（１／
２）ΔＶレベルに上昇する。信号ＳＧ８４は遅延回路８
３による遅延時間で決る期間にわたりハイレベルを維持
するので、この信号ＳＧ８４がロウレベルになるまで次
の接続切替はできない。さらに信号ＳＧ８４は上記ワン
ショットパルス発生回路によってワンショットパルス信
号ＳＧ８６に変換される。この信号の前縁とに同期して
ＲＳフリップフロップ回路８２がリセットされ、信号Ｓ
Ｇ８２がロウレベルとなり、次の接続制御信号ＳＧ８１
を受付ける。したがって、降圧回路８により、接続制御
期間相互の時間間隔を一定値以上に広げることができ、
降圧回路の効率の低下を回避できる。
降圧回路８の動作説明用波形図において、分圧出力電圧
ＶINT が比較基準電圧ＶREF 以下に低下し、信号ＳＧ８
１がハイレベルになると、その前縁と同期してＲＳフリ
ップフロップ回路８２から信号ＳＧ８２が出力される。
接続切替の実行前に電源ノイズ等により比較器８１がリ
セットされて信号ＳＧ８１がロウレベルになっても、信
号ＳＧ８２はハイレルを保持する。信号ＳＧ８２と、こ
の信号ＳＧ８２の遅延回路８３およびインバータ８４に
よる遅延成分信号ＳＧ８３とはＮＡＮＤ回路８５および
インバータ８６により接続制御信号ＳＧ８５に変換され
る。この信号ＳＧ８５に応答して発生する信号Φ1 およ
びΦ2 によって分圧回路８０における接続切替が実行さ
れて分圧出力電圧ＶINT が（１／２）・ＶDD＋（１／
２）ΔＶレベルに上昇する。信号ＳＧ８４は遅延回路８
３による遅延時間で決る期間にわたりハイレベルを維持
するので、この信号ＳＧ８４がロウレベルになるまで次
の接続切替はできない。さらに信号ＳＧ８４は上記ワン
ショットパルス発生回路によってワンショットパルス信
号ＳＧ８６に変換される。この信号の前縁とに同期して
ＲＳフリップフロップ回路８２がリセットされ、信号Ｓ
Ｇ８２がロウレベルとなり、次の接続制御信号ＳＧ８１
を受付ける。したがって、降圧回路８により、接続制御
期間相互の時間間隔を一定値以上に広げることができ、
降圧回路の効率の低下を回避できる。
【００５３】図１０（ａ）を参照するとこの図にブロッ
ク図で示したこの発明の第７の実施例の降圧回路１００
は、電圧比較器１０５と、その出力信号ＳＧ１０１の供
給を受ける分圧回路１０１と、信号ＳＧ１０１に各々が
所定値の遅延Δｔを与えるように互に直列に接続した遅
延回路１０６，１０７，および１０８と、遅延回路１０
６の出力信号ＳＧ１０２の供給を受ける分圧回路１０路
１０２と、遅延回路１０７の出力信号ＳＧ１０３の供給
を受ける分圧回路１０３と、遅延回路１０８の出力信号
ＳＧ１０４の供給を受ける分圧回路１０４とを備える。
比較器１０５の一方の入力端子（−）にはこれら分圧回
路１０１，１０２，１０３および１０４の分圧出力電圧
ＶINT が共通に供給され、他方の入力端子（＋）には端
子１１１から比較基準電圧ＶREF が供給される。分圧出
力電圧ＶINT は出力端子１１０から負荷回路Ｚに供給さ
れる。
ク図で示したこの発明の第７の実施例の降圧回路１００
は、電圧比較器１０５と、その出力信号ＳＧ１０１の供
給を受ける分圧回路１０１と、信号ＳＧ１０１に各々が
所定値の遅延Δｔを与えるように互に直列に接続した遅
延回路１０６，１０７，および１０８と、遅延回路１０
６の出力信号ＳＧ１０２の供給を受ける分圧回路１０路
１０２と、遅延回路１０７の出力信号ＳＧ１０３の供給
を受ける分圧回路１０３と、遅延回路１０８の出力信号
ＳＧ１０４の供給を受ける分圧回路１０４とを備える。
比較器１０５の一方の入力端子（−）にはこれら分圧回
路１０１，１０２，１０３および１０４の分圧出力電圧
ＶINT が共通に供給され、他方の入力端子（＋）には端
子１１１から比較基準電圧ＶREF が供給される。分圧出
力電圧ＶINT は出力端子１１０から負荷回路Ｚに供給さ
れる。
【００５４】降圧回路１００の動作説明用波形図を示す
図１０（ｂ）を併せ参照すると、分圧回路１０１〜１０
４における充放電の切替えは、接続制御信号ＳＧ１０１
が遅延回路１０６〜１０８により時間Δｔずつずれてい
るので、互にずれた時間位置で行われる。したがって、
分圧回路１０１〜１０４のうちの１つが接続切替動作状
態にある期間に他の分圧回路は安定化容量素子として機
能する。遅延時間Δｔを１つの降圧回路における上記接
続切替の所要時間よりも長く設定することにより、これ
ら複数の降圧回路の間での出力電圧ＶINT による相互充
電が生じないようにしている。当業者には明らかなとお
り、この実施例における分圧回路は２個にすることもで
きる。
図１０（ｂ）を併せ参照すると、分圧回路１０１〜１０
４における充放電の切替えは、接続制御信号ＳＧ１０１
が遅延回路１０６〜１０８により時間Δｔずつずれてい
るので、互にずれた時間位置で行われる。したがって、
分圧回路１０１〜１０４のうちの１つが接続切替動作状
態にある期間に他の分圧回路は安定化容量素子として機
能する。遅延時間Δｔを１つの降圧回路における上記接
続切替の所要時間よりも長く設定することにより、これ
ら複数の降圧回路の間での出力電圧ＶINT による相互充
電が生じないようにしている。当業者には明らかなとお
り、この実施例における分圧回路は２個にすることもで
きる。
【００５５】
【発明の効果】以上述べてきたとおり、本発明のＩＣチ
ップ内蔵用の降圧回路は分圧のための回路素子として電
力損失を伴わないコンデンサを用いているので発熱を防
止でき大規模ＬＳＩに適している。また、これら分圧の
ための回路配線素子は安定化容量として機能するので、
さらに分圧出力電圧の安定化に有効である。さらに、こ
の分圧回路においては分圧用コンデンサの利用効率を高
めているのでＩＣチップ上におけるコンデンサの占有面
積を節減でき集積度を改善できる。
ップ内蔵用の降圧回路は分圧のための回路素子として電
力損失を伴わないコンデンサを用いているので発熱を防
止でき大規模ＬＳＩに適している。また、これら分圧の
ための回路配線素子は安定化容量として機能するので、
さらに分圧出力電圧の安定化に有効である。さらに、こ
の分圧回路においては分圧用コンデンサの利用効率を高
めているのでＩＣチップ上におけるコンデンサの占有面
積を節減でき集積度を改善できる。
【図１】（ａ）本発明の第１の実施例の回路図である。
（ｂ）この実施例に使用される制御信号発生部の回路図
である。
（ｂ）この実施例に使用される制御信号発生部の回路図
である。
【図２】（ａ）この実施例の１部を構成する分圧部の等
価回路図である。（ｂ）この実施例の動作説明用の波形
図である。
価回路図である。（ｂ）この実施例の動作説明用の波形
図である。
【図３】（ａ）第２の実施例のブロック図である。
（ｂ）その動作を説明するための波形図である。
（ｂ）その動作を説明するための波形図である。
【図４】（ａ）本発明の第３の実施例のブロック図であ
る。（ｂ）その動作を説明するための波形図である。
る。（ｂ）その動作を説明するための波形図である。
【図５】（ａ）本発明の第４の実施例のブロック図であ
る。（ｂ）その動作を説明するための波形図である。
る。（ｂ）その動作を説明するための波形図である。
【図６】本発明の第５の実施例のブロック図である。
【図７】同実施例の動作を説明するための波形図であ
る。
る。
【図８】本発明の第６の実施例のブロック図である。
【図９】同実施例の動作を説明するための波形図であ
る。
る。
【図１０】（ａ）本発明の第７の実施例のブロック図で
ある。（ｂ）その動作を説明するための波形図である。
ある。（ｂ）その動作を説明するための波形図である。
【図１１】第５の実施例の応用例を示すＩＣチップ上の
降圧回路の概略配置を示す図である。
降圧回路の概略配置を示す図である。
【図１２】従来例の降圧回路のブロック図である。
【図１３】他の従来例の降圧回路のブロック図である。
【図１４】（ａ）図１３の従来例の等価回路を示す回路
図である。 （ｂ）図１３の回路の動作説明のための波形図である。
図である。 （ｂ）図１３の回路の動作説明のための波形図である。
Ｓ101 ，Ｓ102 スイッチ Ｃ101 ，Ｃ102 コンデンサ ＣS 安定化容量 ＶINT 分圧出力電圧 ＶREF 比較基準電圧 Ｚ 負荷回路 Φ1 ，Φ2 ，Φ1 Ｂ，Φ2 Ｂ 制御パルス １，３，４，５，６，８，１０ 降圧回路 １０，３０，４０，５０，６０，８０，１００ 分圧
回路 １０ｂ 制御信号発生部 ３１，３７，４１，５１，５２ ＦＥＴ ６２，８２ フリップフロップ回路 ７２，９２ ＲＳフリップフロップ回路 ６３ ＪＫフリップフロップ １０９ｂ，６５，８３ 遅延回路 １０９ｃ，６７，８５，８８ ＮＡＮＤ回路 １０９ｅ ＮＯＲ回路 １０９ｄ，１０９ｆ，６６ａ，６６ｂ，６６ｃ，６８，
８４，８６，８７ａ，８７ｂ，８７ｃ，８９ インバ
ータ １１，３３，４２，４３，５３，５４，６１，８１，１
０５ 比較器 Ｒ11，Ｒ12， 抵抗素子 Ｒ111 …Ｒ118 配線抵抗 ５５ パルス繰返し周波数カウンタ ６４ クロック発生回路
回路 １０ｂ 制御信号発生部 ３１，３７，４１，５１，５２ ＦＥＴ ６２，８２ フリップフロップ回路 ７２，９２ ＲＳフリップフロップ回路 ６３ ＪＫフリップフロップ １０９ｂ，６５，８３ 遅延回路 １０９ｃ，６７，８５，８８ ＮＡＮＤ回路 １０９ｅ ＮＯＲ回路 １０９ｄ，１０９ｆ，６６ａ，６６ｂ，６６ｃ，６８，
８４，８６，８７ａ，８７ｂ，８７ｃ，８９ インバ
ータ １１，３３，４２，４３，５３，５４，６１，８１，１
０５ 比較器 Ｒ11，Ｒ12， 抵抗素子 Ｒ111 …Ｒ118 配線抵抗 ５５ パルス繰返し周波数カウンタ ６４ クロック発生回路
Claims (9)
- 【請求項１】 外部電源電圧の供給を受ける第１の端子
と、基準電位に維持される第２の端子と、これら第１お
よび第２の端子に接続され所望の機能をもつ内部回路と
を有する半導体集積回路（ＩＣ）チップに内蔵され前記
外部電源電圧を降圧して前記内部回路に供給するＩＣチ
ップ内蔵用の降圧回路において、互に等しい静電容量を
有する第１および第２のコンデンサと、これら第１およ
び第２のコンデンサの各々の一方の電極と前記第１の端
子との間およびそのコンデンサの他方の電極と前記第２
の端子との間にそれぞれ挿入され制御信号に応答して選
択的に導通状態になる２対の第１のスイッチ素子と、前
記第１のコンデンサの前記一方の電極と前記第２のコン
デンサの前記他方の電極との間および前記第２のコンデ
ンサの前記一方の電極と前記第１のコンデンサの前記他
方の電極との間にそれぞれ挿入され前記制御信号に応答
して選択的に導通状態になる１対の第２のスイッチ素子
と、前記第１のコンデンサの前記一方の電極と前記第２
のコンデンサの前記一方の電極との間に直列接続の状態
で挿入され前記制御信号に応答して選択的に導通状態に
なる１対の第３のスイッチと、前記直列接続の接続点を
前記内部回路に接続する出力端子と、前記第１および第
２のコンデンサが前記第１の端子からの前記外部電源電
圧により交互に充電されその充電と相補的にこれらのコ
ンデンサの充電電荷が前記出力端子から前記内部回路に
交互に放電されるように前記第１，第２および第３のス
イッチ素子の導通状態を制御する信号を前記制御信号と
して生ずる制御信号発生手段とを含む分圧回路と、 前記内部回路への放電出力と予め定めた比較基準電圧と
の比較結果に応答して前記制御信号発生手段における前
記制御信号の発生を制御する接続制御信号を発生する手
段 とを含むことを特徴とするＩＣチップ内蔵用の降圧回
路。 - 【請求項２】 前記接続制御信号発生手段が、電圧比較
器と、前記第１の端子に接続され前記外部電源電圧を分
圧して前記比較基準電圧を発生する分圧手段と、この電
圧比較器の第１の入力端子を前記出力端子に接続し第２
の入力端子を前記分圧手段に接続する配線手段とから構
成されることを特徴とする請求項１記載のＩＣチップ内
蔵用の降圧回路。 - 【請求項３】 前記第１および第２のコンデンサの前記
交互の充電および放電の期間の各々がその前縁部および
後縁部において重複しないように前記制御信号が構成し
てあることを特徴とする請求項１記載のＩＣチップ内蔵
用の降圧回路。 - 【請求項４】 前記内部回路が読出しサイクルの前縁に
同期したプリチャージ制御パルスに応答してプリチャー
ジ電圧の供給を受けるメモリセルアレイを含む大容量ダ
イナミックＲＡＭであって前記出力端子が前記ダイナミ
ックＲＡＭのセンス増幅器に接続されていることと、前
記第１の端子と前記出力端子との間に挿入され前記プリ
チャージ制御パルスに応答して選択的に導通状態になる
第４のスイッチをさらに備えることとを特徴とする請求
項１記載のＩＣチップ内蔵用の降圧回路。 - 【請求項５】 前記内部回路が比較的大電流で動作する
重負荷動作期間と比較的小電流で動作する軽負荷動作期
間とをもち前記出力端子における出力電圧を変動させる
傾向をもつ大容量ダイナミックＲＡＭなどの回路である
ことと、前記比較基準電圧よりも低い補助比較基準電圧
と前記出力電圧とを比較する補助電圧比較器とこの補助
電圧比較器の出力に応答して選択的に導通状態になる前
記第１の端子と前記出力端子との間に挿入されたスイッ
チ素子とをさらに備えることを特徴とする請求項２記載
のＩＣチップ内蔵用の降圧回路。 - 【請求項６】 前記重負荷動作期間と軽負荷動作期間と
を検出できるように前記電圧比較器の出力に接続されそ
の出力に現われるパルス出力の繰返し周波数を検出する
周波数カウンタとこの周波数カウンタの出力に応答して
前記補助電圧比較器を選択的に動作状態にし前記スイッ
チ素子への前記出力を生じさせる手段とをさらに備える
ことを特徴とする請求項５記載のＩＣチップ内蔵用の降
圧回路。 - 【請求項７】 前記制御信号発生手段が、前記電圧比較
手段の出力を一対の入力端子の一方に受ける第１の双安
定回路と、この第１の双安定回路の一対の出力を一対の
入力端子にそれぞれ受けるとともにその出力を前記接続
制御信号として前記分圧回路に供給する第２の双安定回
路と、前記接続制御信号に遅延を与えるとともにパルス
幅変換して前記第１の双安定回路の前記一対の入力端子
の他方に供給する論理回路とからなることを特徴とする
請求項２記載のＩＣチップ内蔵用の降圧回路。 - 【請求項８】 前記電圧比較手段の出力に接続され前記
接続制御信号に所定の長さの遅延を与える遅延接続制御
信号を生ずる少なくとも一の遅延回路と、前記分圧回路
と実質的に同一の構成を備え前記分圧回路の前記第１の
端子と前記出力端子にそれぞれ対応する第１の端子およ
び第２の端子において前記分圧回路のそれら対応の端子
とそれぞれ接続されるとともに前記遅延接続制御信号を
前記分圧回路の前記制御信号発生回路対応の制御信号発
生回路に受ける少なくとも１つの従属分圧回路とをさら
に備えることを特徴とする請求項２記載のＩＣチップ内
蔵用の降圧回路。 - 【請求項９】 前記遅延回路および前記従属分圧回路の
各々の数が３であることを特徴とする請求項８記載のＩ
Ｃチップ内蔵用の降圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022232A JP2500422B2 (ja) | 1993-02-10 | 1993-02-10 | 半導体ｉｃチップ内蔵用の降圧回路 |
| US08/194,330 US5457421A (en) | 1993-02-10 | 1994-02-08 | Voltage stepdown circuit including a voltage divider |
| KR1019940002422A KR970010643B1 (ko) | 1993-02-10 | 1994-02-08 | 반도체 집적 회로 칩 내장형 전압 강하 회로 |
| EP94102087A EP0610939B1 (en) | 1993-02-10 | 1994-02-10 | Voltage drop circuit to be built in semiconductor IC chip |
| DE69401363T DE69401363T2 (de) | 1993-02-10 | 1994-02-10 | Spannungsreduzierschaltung zur Verwendung in einer integrierten Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022232A JP2500422B2 (ja) | 1993-02-10 | 1993-02-10 | 半導体ｉｃチップ内蔵用の降圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237575A true JPH06237575A (ja) | 1994-08-23 |
| JP2500422B2 JP2500422B2 (ja) | 1996-05-29 |
Family
ID=12077054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5022232A Expired - Lifetime JP2500422B2 (ja) | 1993-02-10 | 1993-02-10 | 半導体ｉｃチップ内蔵用の降圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5457421A (ja) |
| EP (1) | EP0610939B1 (ja) |
| JP (1) | JP2500422B2 (ja) |
| KR (1) | KR970010643B1 (ja) |
| DE (1) | DE69401363T2 (ja) |
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| KR100427204B1 (ko) * | 1999-09-20 | 2004-04-17 | 가부시끼가이샤 도시바 | 반도체 장치 |
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| JP2019180145A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置、および半導体装置の制御方法 |
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| US5831910A (en) * | 1995-08-18 | 1998-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit utilizing overdriven differential amplifiers |
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