JPH0623947B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、Ａ／Ｄ変換器を内蔵する情報処理装置に関す
る。

近年、ＬＳＩ技術は目覚しい発展を遂げ、アナログ処理
技術に対しディジタル処理技術は奔流の如く進歩してい
る。このような状況の中で、Ａ／Ｄ変換器は計測制御
器、測定器、通信、画像処理、音声処理、テレビ、オー
ディオなどのアナログ信号の処理分野とディジタル技術
とを結合する際必要とされ、とくに光量、熱（温度）、
圧力、音量、流量などのアナログ量をディジタル量に変
換する技術として必要不可であり、かつ高性能であるこ
とが求められている。

一方、ＬＳＩ技術の進歩は、中央処理装置（以下、ＣＰ
Ｕという）、メモリー、汎用入出力ポートを含む通常の
マイクロコンピュータの中に、さらにクロック発生回
路、タイマ／カウンタ機能、ＤＭＡ，シリアルインタフ
ェースなどと同様にＡ／Ｄ変換器を組み込み、これらを
同一半導体基盤上に搭載するという高集積化をもたらし
ている。

このような背景における従来のＡ／Ｄ変換器のアナログ
データ処理の例を第１図のブロック図を参照して以下に
述べる。

Ａ／Ｄ変換器１００は、アナログ入力１０１−１〜０１
−８、マルチプレクサ１０２、チャネル指定ビット１０
３−１と、Ａ／Ｄ変換完了フラグ１０３−２とを有する
Ａ／Ｄチャネル・モード・レジスタ１０３、サンプル・
ホールド回路１０４、ラダー抵抗回路網１０５、電圧コ
ンパレータ１０６、逐次比較レジスタ（以下、ＳＡＲと
いう）１０７、コントローラ１０８、および変換結果レ
ジスタ（以下、ＣＲＲという）１０９を含み、逐次近似
法により例えば８ビットＡ／Ｄ変換値を得るものであ
る。

まず、ＣＰＵはＡ／Ｄチャネル・モード・レジスタ１０
３のチャネル指定ビット１０３−１に値を書き込む。そ
れと同時に、Ａ／Ｄ変換完了フラグ１０３−２はリセッ
トされる。Ａ／Ｄチャネル・モード・レジスタ１０３の
指定により選択されたアナログ入力１１０１−１は、サ
ンプル・ホールド回路１０４においてサンプリングさ
れ、その出力が電圧コンパレータ１０６の一方の入力と
なる。電圧コンパレータ１０６は、アナログ入力とラダ
ー抵抗回路網１０５のタップデコーダによって逐次選択
された電圧タップとの差をもとに、対応するディジタル
データを上位ビットからＳＡＲ１０９にセットする。す
なわち、電圧コンパレータ１０６における１回の比較で
ディジタルデータの１ビットを設定し、この比較操作を
繰り返すことにより１回のアナログ入力１０１−１に対
して８ビットのＡ／Ｄ変換値がＳＡＲ１０９に設定され
る。その結果はＣＲＲ１０９にラッチ入力され、同時に
Ａ／Ｄチャネル・モード・レジスタ１０３のＡ／Ｄ変換
完了フラグ１０３−２がセットされる。ＣＰＵはＡ／Ｄ
変換実行指令後、Ａ／Ｄ変換器１００がデータ変換中は
Ａ／Ｄ変換完了フラグ１０３−２を常にチェックし、Ａ
／Ｄ変換完了フラグがセットされるのを待たなければな
らない。Ａ／Ｄ変換完了フラグがセットされたのを確認
した時点で、ＣＰＵはＣＲＲ１０９に保持されたＡ／Ｄ
変換値を読み出し、メモリへ格納する処理を行なう。

このように、従来のＡ／Ｄ変換器内蔵マイクロコンピュ
ータは、Ａ／Ｄ変換中は常に変換終了を監視していなけ
ればならず、ＣＰＵが本来実行すべきメイン処理がその
間行えないため、実行効率がきわめて悪かった。

上記欠点を改善したものとして変換値設定完了フラグ１
０３−２を用いずに、ＣＲＲ１０９に変換値が格納され
ると同時に、ＣＰＵに対し割込み要求を発生する方法が
ある。この方法について、第２図のブロック図及び第３
図のフローチャートを参照して説明する。マイクロコン
ピュータ２００は実行部２０１、プログラムメモリ２０
２、データメモリ２０３、Ａ／Ｄ変換器２０４、及びＡ
／Ｄ割込み制御部２０６を含み、内部データバス２０５
を介してそれぞれが相互に接続されている。実行部２０
１は、プログラムカウンタ（以下、ＰＣという）２０１
−１、プログラムステータスワード（以下、ＰＳＷとい
う）２０１−２および汎用レジスタセット２０１−３を
有し、プログラムメモリ２０２から読み出された命令コ
ードに基いてプログラムを実行し、処理データはデータ
メモリ２０３に格納する。Ａ／Ｄ変換器２０４は１バイ
ト分のＣＲＲ２０４−２を有し、アナログ入力２０４−
１をＡ／Ｄ変換し、ＣＲＲ２０４−２への格納が完了す
ると、変換完了信号２１０をアクティブにして、Ａ／Ｄ
割込み制御部２０６に変換が完了したことを通知する。
これを受けて、Ａ／Ｄ割込み制御部２０６は割込み要求
線２１１をアクティブにしてＡ／Ｄ割込み要求発生を実
行部２０１に通知し、それにより実行部２０１はＡ／Ｄ
割込み処理を実行する。

ここで、Ａ／Ｄ割込みによるソフトウェア処理手順をフ
ローチャート第３図を用いて述べる。このソフトウェア
処理では、データメモリ２０３内に変換値格納領域２０
３−１が設定され、変換値格納領域２０３−１を指定す
るアドレス情報および変換回数情報はデータメモリ２０
３内の変換パラメータ退避領域２０３−２にあらかじめ
設定されている。

変換完了が通知されると、実行部２０１は変換割込み処
理を実行する。まず、それまでの処理内容を保存してお
く為に、ＰＣ２０１−１、ＰＳＷ２０１−２、汎用レジ
スタセット２０１−３の各内容を一時的にスタック領域
２０３−３として用意されている別の領域に退避する。
次に、変換パラメータ退避領域２０３−２から変換値格
納領域２０３−１のアドレスを読み出してポインタにロ
ードする。その後、ＣＲＲ２０４−２から変換値を読み
出し、ポインタで指定された変換値格納領域２０３−１
に格納する。変換回数が所定回数に達した数には、一連
のデータ変換が完了したものとして変換手順完了処理Ａ
に分岐する。なお、所定回数の変換が終了していない時
は変換値格納領域２０３−１のアドレス情報と変換回数
データを更新して、変換パラメータ退避領域２０３−２
に返却する。その後、スタック領域２０３−３に退避し
ていたＰＣ２０１−１、ＰＳＷ２０１−２，汎用レジス
タセット２０１−３の各内容を元の場所に復帰して変換
割込みサービスを完了する。

以上説明した通り、従来のマイクロコンピュータにおけ
る割り込みによるソフトウエア処理ではＡ／Ｄ変換値の
転送のほかに、ＣＰＵの割り込み処理ＰＣ、ＰＳＷ、汎
用レジスタ群等のスタックレジスタへの退避、かつその
スタックレジスタからの復帰、メインルーチンへの復帰
等多くの処理（オーバーヘッド）が必要である。このオ
ーバーヘッドの割り合いは、全割り込みサービスルーチ
ンの相当量を占めており、この方法もやはりメイン処理
に割当てることができる実行時間を著しく減少させ、Ｃ
ＰＵの処理能力を低下させるという欠点を有している。

さらに、ＣＲＲ１０９と同等のレジスタを複数個並列に
内蔵し、それら全てのＣＲＲにＡ／Ｄ変換値が格納され
た時点で割り込み要求を出すというバッファリング手法
を用いることも考えられる。これはＣＲＲの数をｎ個に
増すことにより、割り込み発生回数は1/nに減少するた
め、割り込みに伴うオーバーヘッドの割り合いは減少
し、ＣＰＵの実行効率向上という点では確かに改善がな
されているわけであるが、しかしバッファとして設ける
ＣＲＲの数を増加させることはすなわちマイクロコンピ
ュータのチップ面積を増大させるという欠点につなが
る。

以上のように、従来のＡ／Ｄ変換器を内蔵したデータ処
理装置は、ＣＰＵの負担が多くＣＰＵ処理能力が低下し
てしまうという欠点もしくは、ハードウェアの面で経済
的でないという欠点のいづれかをかかえている。

本発明の目的はＣＰＵ処理能力を低下することなく、か
つハードウェアによる占有面積の少ないＡ／Ｄ変換処理
機能を有するデータ処理装置を提供することにある。

本発明による情報処理装置は、命令を記憶するプログラ
ムメモリと、データメモリと、プログラムカウンタ、こ
のプログラムカウンタの内容に従って前記プログラムメ
モリから命令を読み出し実行する実行部およびこの実行
部の実行状態を示す情報を記憶するプログラムステータ
スワードを有する中央処理装置と、アナログ信号を受け
当該信号をディジタルデータに変換するＡ／Ｄ変換器、
変換されたディジタルデータを一時記憶する記憶手段お
よび前記Ａ／Ｄ変換器の変換動作の終了に応答してＡ／
Ｄ変換終了信号を発生する手段を有するＡ／Ｄ変換処理
部と、前記Ａ／Ｄ変換終了信号に応答して前記中央処理
装置の前記実行部に自動データ転送処理コードを供給す
るＡ／Ｄ変換データ処理制御部とを備え、前記中央処理
装置の前記実行部は、前記自動データ転送処理コードに
応答して、前記命令実行を中断し、前記プログラムカウ
ンタおよび前記プログラムステータスワードの内容を前
記データメモリに退避することなくそのままの状態に保
持したままかつ前記プログラムメモリの命令を用いるこ
となく、前記記憶手段から前記変換されたディジタルデ
ータを読み出し前記データメモリに格納する処理を実行
している。

さらに本発明による情報処理装置は、命令を記憶するプ
ログラムメモリと、データメモリと、プログラムカウン
タ、このプログラムカウンタの内容に従って前記プログ
ラムメモリから命令を読み出し実行する実行部およびこ
の実行部の実行状態を示す情報を記憶するプログラムス
テータスワードを有する中央処理装置と、アナログ信号
を受け当該信号をディジタルデータに変換するＡ／Ｄ変
換器、変換されたディジタルデータを一時記憶する記憶
手段および前記Ａ／Ｄ変換器の変換動作の終了に応答し
てＡ／Ｄ変換終了信号を発生する手段を有するＡ／Ｄ変
換処理部と、前記Ａ／Ｄ変換終了信号に応答して前記中
央処理装置の前記実行部に自動データ転送処理コードを
供給するＡ／Ｄ変換データ処理制御部とを備え、前記中
央処理装置の前記実行部は、前記自動データ転送処理コ
ードに応答して、前記命令実行を中断し、前記プログラ
ムカウンタおよび前記プログラムステータスワードの内
容を前記データメリに退避することなくそのままの状態
に保持したままかつ前記プログラムメモリの命令を用い
ることなく、前記記憶手段から前記変換されたディジタ
ルデータを読み出し前記データメモリに格納する処理を
実行し、さらに前記自動データ転送処理コードにもとづ
く前記ディジタルデータの格納処理が所定回数実行され
たときに前記Ａ／Ｄ変換データ処理部にＡ／Ｄ変換割込
み要求を発生させるようになし、前記実行部は前記Ａ／
Ｄ変換割込み要求に応答して前記プログラムカウンタお
よび前記プログラムステータスワードの内容を前記デー
タメモリに退避し、前記プログラムメモリの命令を実行
することにより前記データメモリに格納された複数のデ
ィジタルデータに対する処理を実行している。

本発明によればＡ／Ｄ変換完了のＩ／Ｏ要求に基づく処
理、すなわちＣＲＲとデータメモリ間のデータ転送処理
をプログラム処理（ソフトウェア）を介入せずに行うこ
とができる。このデータ転送（以下、自動データ転送処
理という）はＡ／Ｄ変換完了に伴うＩ／Ｏ要求が発生す
ると、ＣＰＵが実行中のプログラム処理を停止し、その
時のＣＰＵの種々の状態（以下、ステータスという）及
びデータをそのままその場所に保持したまま、ＣＰＵ自
身が自動データ転送処理を行う。従って、通常のプログ
ラム実行時に用いる命令実行制御のためのハードウェア
を有効に活用して、自動データ転送処理用の特別のハー
ドウェアを新たに付加することなく処理することができ
る。ＣＰＵは自動データ転送処理を終了すると、前述し
たオーバーヘッドを費すことなく保持していたステータ
ス及びデータを再起動して中断していたプログラムの実
行を再開続行する。したがって、ソフトウェアからはプ
ログラムの中断が見えず、あたかもプログラム処理中に
自動的にＡ／Ｄ変換データの自動データ転送処理が挿入
されたような形となる。この自動データ転送処理によ
り、ソフトウェア処理を伴うＡ／Ｄ変換完了割込みの発
生頻度を極力少なくすることができ、その分ＣＰＵの負
担を軽減することができる。また、実際に使用するＡ／
Ｄ変換値としては、通常数回のサンプリングデータを演
算により平均化したデータが用いられるため、平均化し
たい数のサンプルリングデータを自動データ転送処理で
転送した後は、これらのデータの平均化処理を、従来の
割込み方法で対処することができる。

第４図を用いて以下にこの機能を実現する本発明の一実
施例を説明する。Ａ／Ｄ変換器４００は、ＣＲＲ４００
−２を有し、Ｉ／Ｏ要求制御部４０１にＡ／Ｄ変換完了
信号４００−３を出力する。Ａ／Ｄ変換データ処理制御
部５００は、Ｉ／Ｏ要求制御部４０１、そこからのＩ／
Ｏ処理実行要求線４０１−１、Ｉ／Ｏ処理実行形態指定
線４０１−２、及びＣＰＵ５１０の動作を制御するＩ／
Ｏ要求受付け部４０２を有する。一方、メモリ部は割込
み処理プログラム等のプログラムメモリ４０３およびＡ
／Ｄ変換データ格納領域４０４−１を有するデータメモ
リ４０４を含む。さらにＣＰＵ５１０は次に実行するプ
ログラムのアドレスを指すＰＣ４０５−１、算術論理演
算機能を持つ算術論理演算ユニット（以下、ＡＬＵとい
う）２０６、ＣＰＵ全体の動作状態を示すＰＳＷ４０５
−２、処理中のデータを保持する汎用レジスタセット４
０５−３、次に実行すべき命令を保持する命令レジスタ
４０７、命令レジスタ４０７の内容を解読し各種制御信
号を発生する命令レコーダ４０８、命令デコーダ４０８
の出力によりＣＰＵ全体の動作を制御する実行制御部４
０９を含む。また、データメモリ４０４の一部に自動デ
ータ転送処理に必要となる自動転送レジスタ群４４０が
設けられている。この自動転送レジスタ群４０４は、デ
ータメモリのアドレスを指定するメモリポインタ（以
下、ＭＰという）４４０−１、特殊レジスタのアドレス
を指定するＳＦＲポインタ（以下ＳＦＲＰという）４４
０−２、Ａ／Ｄ変換値自動データ転送の転送回数を保持
するターミナルカウンタ（以下、ＴＣという）４４０−
３を含んでいる。上記全機能要素は内部バス４１０に接
続され、相互間のデータ転送ができるように構成されて
いる。

このブロック図を参照して、以下にＡ／Ｄ変換データ処
理における自動データ転送処理の動作について述べる。

Ａ／Ｄ変換器４００でアナログ入力４００−１をサンプ
リングし、サンプリングしたＡ／Ｄ変換値をＣＲＲ４０
０−２に格納すると、Ａ／Ｄ変換完了信号４００−３を
Ｉ／Ｏ要求制御部４０１に出力する。Ｉ／Ｏ要求制御部
４０１はこれを受けて、Ｉ／Ｏ要求受付け部４０２に接
続されているＩ／Ｏ処理要求線４０１−１とＩ／Ｏ処理
実行形態指定線４０１−２を通じて信号を送出する。Ｉ
／Ｏ処理要求線４０１−１がアクティブであることを検
出したＩ／Ｏ要求受付け部４０２は同時にＩ／Ｏ処理実
行形態指定線４０１−２のレベルをサンプルし、これが
ロウレベルであれば、このＩ／Ｏ要求を割込み処理と認
識し、命令レジスタ４０７に割込み処理コードを設定す
る。また、実行制御部４０９は、ＰＣ４０５−１のアド
レス更新を禁止して、ＰＣ４０５−１，ＰＳＷ４０５−
２，汎用レジスタセット４０５−３の値をデータメモリ
４０４に退避させる。次に、Ｉ／Ｏ要求制御部４０１は
内部バス４１０上にＡ／Ｄ変換割込みプログラムの分岐
アドレスを出力し、実行制御部４０９がこの割込み分岐
アドレスをＰＣ４０５−１に転送することにより、Ａ／
Ｄ変換割込み処理プログラムが起動される。この割込み
サービスプログラムが終了すると、データメモリ４０４
に退避していたデータをＰＣ４０５−１，ＰＳＷ４０５
−２，汎用レジスタセット４０５−３に復帰し、実行を
中断していたプログラム処理を再開する。

一方、Ｉ／Ｏ処理実行形態指定線４０１−２がハイレベ
ルであることをＩ／Ｏ要求受付け部４０２が検出する
と、Ｉ／Ｏ処理受付け部４０２はこのＩ／Ｏ要求が自動
データ転送要求であると認識し、命令レジスタ４０７に
自動データ転送処理コードを設定する。実行制御部４０
９は、ＰＣ４０５−１の更新を禁止し、ＰＣ４０５−
１，ＰＳＷ４０５−２，汎用レジスタセット４０５−３
の値をデータメモリ４０４に退避することなく、そのま
まその位置に保持したまま以下に示す処理を開始する。
かかる処理は、命令レジスタ４０７に自動データ転送処
理コードで設定されることで起動されるマイクロプログ
ラムを実行することで行なわれる。すなわち、まず、実
行制御部４０９はＩ／Ｏ要求制御部４０１を操作して内
部バス４１０上に自動転送レジスタ群４４０のアドレス
を出力させ、このアドレスを読み込み図示していないワ
ーキングレジスタに取込む。次に、実行制御部４０９は
取り込んだアドレスを用いて自動転送レジスタ群４４０
のＳＦＲＰ４４０−２を指定しそこに格納されている内
容によりＣＲＲ４００−２をアクセスする一方、ＭＰ４
４０−１を指定しそこに格納されている内容によりデー
タメモリ４０４のＡ／Ｄ変換値格納領域４０４−１をア
クセスする。かくして、ＣＲＲ４００−２に格納されて
いるＡ／Ｄ変換値は領域４０４−１へ転送され格納され
る。さらに、ＴＣ４４０−３を指定しその値をＡＬＵ４
０６を使用して１減算しその減算結果をＴＣ４４０−３
へ格納する。マイクロプログラムによる以上の一連の処
理によりＡ／Ｄ変換値転送のための一回の自動データ転
送処理が終了する。

実行制御部４０９はさらにＴＣ４４０−３の値の減算結
果が０になったかどうかを判定しており、０になった時
はＩ／Ｏ要求制御部４０１にＩ／Ｏ処理実行形態指定線
４０１−２をロウレベルにさせながらＩ／Ｏ処理実行要
求線４０１−１を再びアクティブレベルにするように作
用する。その結果、Ａ／Ｄ変換割込み要求が発生され、
Ａ／Ｄ変換割込みプログラムが起動される。

以上述べてきたように、本発明ではＡ／Ｄ変換終了に伴
う変換完了信号が発生した時に通常のソフトウェア割込
み処理と自動データ転送処理の二種類の対応手段を有
し、これらを選択することができる。とくに、自動デー
タ転送処理を行う時には、従来の割込み処理で必要であ
ったＰＣ４０５−１，ＰＳＷ４０５−２，汎用レジスタ
４０５−３の退避処理、割込みプログラムへの分岐処
理、レジスタの復帰処理、命令の読み出し、デコード等
に費していた時間を大幅に削減することができ、ＣＰＵ
の処理能力の低下を極力抑えることが可能である。しか
もハードウェア量を大幅に増加することなく上記の効果
を得ることができる。

【図面の簡単な説明】

第１図は従来のＡ／Ｄ変換器のブロック図、第２図はＡ
／Ｄ変換器を内蔵したマイクロコンピュータの従来例を
示す簡単なブロック図、第３図は第２図の変換処理のフ
ローチャート、第４図は本発明の一実施例による自動デ
ータ転送機能を有するマイクロコンピュータの詳細なブ
ロック図である。 １００……従来のＡ／Ｄ変換器、１０１−１〜１０１−
８……アナログ入力、１０２……マルチプレクサ、１０
３……Ａ／Ｄチャネル・モード・レジスタ、１０３−１
……チャネル指定ビット、１０３−２……Ａ／Ｄ変換完
了フラグ、１０４……サンプル・ホールド回路、１０５
……ラダー抵抗回路網、１０６……電圧コンパレータ、
１０７……逐次比較レジスタ（ＳＰＲ）、１０８……コ
ントローラ、１０９……変換結果レジスタ（ＣＲＲ）、
１１０……ＣＰＵ内部バス、２００……従来のマイクロ
コンピュータ、２０１……実行部、２０２……プログラ
ムメモリ、２０３……データメモリ、２０３−１……変
換値格納領域、２０３−２……変換パラメータ退避領
域、２０３−３……スタック領域、２０４……Ａ／Ｄ変
換器、２０４−１……アナログ入力、２０４−２……Ｃ
ＲＲ、２０５……内部バス、２０６……Ａ／Ｄ割込み制
御部、２１０……変換完了信号、２１０……割込み要求
信号、４００……Ａ／Ｄ変換器、４００−１……アナロ
グ入力、４００−２……変換結果レジスタ、４００−３
……Ａ／Ｄ変換完了信号、４０１……Ｉ／Ｏ要求制御
部、４０１−１……Ｉ／Ｏ処理実行要求線、４０１−２
……Ｉ／Ｏ処理実行形態指定線、４０２……Ｉ／Ｏ要求
受付け部、４０３……プログラムメモリ、４０４……デ
ータメモリ、４０４−１……Ａ／Ｄ変換値格納領域、４
０５−１……プログラムカウンタ、４０５−２……プロ
グラム・ステータスワード、４０５−３……汎用レジス
タセット、４０６……ＡＬＵ、４０７……命令レジス
タ、４０８……命令デコーダ、４０９……実行制御部、
４１０……内部バス、４４０……自動転送レジスタ群、
４４０−１……ＭＰ、４４０−２……ＳＦＲＰ４４０−
３……ＴＣ、５００……Ａ／Ｄ変換データ処理制御部、
５１０……ＣＰＵ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】命令を記憶するプログラムメモリと、デー
   タメモリと、プログラムカウンタ、このプログラムカウ
   ンタの内容に従って前記プログラムメモリから命令を読
   み出し実行する実行部およびこの実行部の実行状態を示
   す情報を記憶するプログラムステータスワードを有する
   中央処理装置と、アナログ信号を受け当該信号をディジ
   タルデータに変換するＡ／Ｄ変換器、変換されたディジ
   タルデータを一時記憶する記憶手段および前記Ａ／Ｄ変
   換器の変換動作の終了に応答してＡ／Ｄ変換終了信号を
   発生する手段を有するＡ／Ｄ変換処理部と、前記Ａ／Ｄ
   変換終了信号に応答して前記中央処理装置の前記実行部
   に自動データ転送処理コードを供給するＡ／Ｄ変換デー
   タ処理制御部とを備え、前記中央処理装置の前記実行部
   は、前記自動データ転送処理コードに応答して、前記命
   令実行を中断し、前記プログラムカウンタおよび前記プ
   ログラムステータスワードの内容を前記データメモリに
   退避することなくそのままの状態に保持したままかつ前
   記プログラムメモリの命令を用いることなく、前記記憶
   手段から前記変換されたディジタルデータを読み出し前
   記データメモリに格納する処理を実行することを特徴と
   する情報処理装置。
2. 【請求項２】命令を記憶するプログラムメモリと、デー
   タメモリと、プログラムカウンタ、このプログラムカウ
   ンタの内容に従って前記プログラムメモリから命令を読
   み出し実行する実行部およびこの実行部の実行状態を示
   す情報を記憶するプログラムステータスワードを有する
   中央処理装置と、アナログ信号を受け当該信号をディジ
   タルデータに変換するＡ／Ｄ変換器、変換されたディジ
   タルデータを一時記憶する記憶手段およびび前記Ａ／Ｄ
   変換器の変換動作の終了に応答してＡ／Ｄ変換終了信号
   を発生する手段を有するＡ／Ｄ変換処理部と、前記Ａ／
   Ｄ変換終了信号に応答して前記中央処理装置の前記実行
   部に自動データ転送処理コードを供給するＡ／Ｄ変換デ
   ータ処理制御部とを備え、前記中央処理装置の前記実行
   部は、前記自動データ転送処理コードに応答して、前記
   命令実行を中断し、前記プログラムカウンタおよび前記
   プログラムステータスワードの内容を前記データメモリ
   に退避することなくそのままの状態に保持したままかつ
   前記プログラムメモリの命令を用いることなく、前記記
   憶手段から前記変換されたディジタルデータを読み出し
   前記データメモリに格納する処理を実行し、さらに前記
   自動データ転送処理コードにもとづく前記ディジタルデ
   ータの格納処理が所定回数実行されたときに前記Ａ／Ｄ
   変換データ処理制御部にＡ／Ｄ変換割込み要求を発生さ
   せるようになし、前記実行部は前記Ａ／Ｄ変換割込み要
   求に応答して前記プログラムカウンタおよび前記プログ
   ラムステータスワードの内容を前記データメモリに退避
   し、前記プログラムメモリの命令を実行することにより
   前記データメモリに格納された複数のディジタルデータ
   に対する処理を実行することを特徴とする情報処理装
   置。