JPH0623952B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0623952B2 JPH0623952B2 JP59048723A JP4872384A JPH0623952B2 JP H0623952 B2 JPH0623952 B2 JP H0623952B2 JP 59048723 A JP59048723 A JP 59048723A JP 4872384 A JP4872384 A JP 4872384A JP H0623952 B2 JPH0623952 B2 JP H0623952B2
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- JP
- Japan
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- microinstruction
- register
- operand data
- arithmetic processing
- micro
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- Expired - Lifetime
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Description
【発明の詳細な説明】 ＜技術分野＞ 本発明は、マイクロプログラム制御される演算処理装置
を有する情報処理装置におけるマイクロプログラム制御
装置に関する。
を有する情報処理装置におけるマイクロプログラム制御
装置に関する。
＜従来技術＞ 一般に、高性能を要求される情報処理装置においては、
主記憶装置からのデータの読出しを高速化するためにキ
ヤツシユメモリによる記憶装置の階層化が行なわれる一
方、演算処理の高速化のためにパイプライン方式の演算
処理装置が用いられている。
主記憶装置からのデータの読出しを高速化するためにキ
ヤツシユメモリによる記憶装置の階層化が行なわれる一
方、演算処理の高速化のためにパイプライン方式の演算
処理装置が用いられている。
前者のキヤツシユメモリは、主記憶装置上の比較的頻繁
に使用するデータのコピーを小容量高速のメモリに格納
しておき、演算に必要な主記憶装置上のデータがキヤツ
シユメモリ上に存在する場合これを高速に取出すことを
可能とするが、必要なデータがキヤツシユメモリ上にな
いときは低速の主記憶装置から直接、取出さなければな
らず、この時、該データをオペランドデータとして必要
とする演算命令の処理は該データを取出されるまでの間
開始できない。
に使用するデータのコピーを小容量高速のメモリに格納
しておき、演算に必要な主記憶装置上のデータがキヤツ
シユメモリ上に存在する場合これを高速に取出すことを
可能とするが、必要なデータがキヤツシユメモリ上にな
いときは低速の主記憶装置から直接、取出さなければな
らず、この時、該データをオペランドデータとして必要
とする演算命令の処理は該データを取出されるまでの間
開始できない。
後者のパイプライン方式の演算処理装置は、１つの命令
に対する演算処理過程を複数の演算ステージに分割し、
演算処理装置中の命令の演算ステージが進むごとに次々
と新しい命令を空いた演算ステージに供給することによ
つて演算処理の高速化を図るものであるが、演算処理装
置に次に供給される命令が現在演算処理装置中で処理中
の命令の演算結果をオペランドデータとして参照する場
合、処理中の命令の処理終了を待たなければ次の命令の
処理を開始できない。
に対する演算処理過程を複数の演算ステージに分割し、
演算処理装置中の命令の演算ステージが進むごとに次々
と新しい命令を空いた演算ステージに供給することによ
つて演算処理の高速化を図るものであるが、演算処理装
置に次に供給される命令が現在演算処理装置中で処理中
の命令の演算結果をオペランドデータとして参照する場
合、処理中の命令の処理終了を待たなければ次の命令の
処理を開始できない。
このように、情報処理装置の高速化の手法として用いら
れているキヤツシユ・メモリやパイプライン方式の演算
処理装置では、命令処理に必要なオペランドデータが一
定時間で得られるとは限らない上に一般にこれらのオペ
ランドデータの待合せの事象が発生するか否かは該命令
の処理開始直前までわからない。
れているキヤツシユ・メモリやパイプライン方式の演算
処理装置では、命令処理に必要なオペランドデータが一
定時間で得られるとは限らない上に一般にこれらのオペ
ランドデータの待合せの事象が発生するか否かは該命令
の処理開始直前までわからない。
第１図は、マイクロプログラム制御される溝算処理装置
を有する従来の情報処理装置の１例を示すブロツク図で
ある。複数語のマイクロ命令を格納した制御記憶装置１
０から取出されたマイクロ命令ａは先ずマイクロ命令レ
ジスタ２０に保持される。マイクロ命令レジスタ２０に
保持されたマイクロ命令(b)は演算処理回路４０を制御
するとともにオペランドデータ供給部３０に送られ演算
処理回路４０にオペランドデータを供給するように指示
する。オペランドデータ供給部３０は演算処理回路４０
にオペランドデータを遅れなく供給できる場合はそのま
まオペランドデータ(d)を供給するがオペランドデータ
の待ち合せがある場合はこの旨ｃを制御記憶装置１０，
マイクロ命令レジスタ２０に通知し、オペランドデータ
ｄを演算処理回路４０に供給可能となるまで該命令およ
び後続の命令群の実行を待合させる。
を有する従来の情報処理装置の１例を示すブロツク図で
ある。複数語のマイクロ命令を格納した制御記憶装置１
０から取出されたマイクロ命令ａは先ずマイクロ命令レ
ジスタ２０に保持される。マイクロ命令レジスタ２０に
保持されたマイクロ命令(b)は演算処理回路４０を制御
するとともにオペランドデータ供給部３０に送られ演算
処理回路４０にオペランドデータを供給するように指示
する。オペランドデータ供給部３０は演算処理回路４０
にオペランドデータを遅れなく供給できる場合はそのま
まオペランドデータ(d)を供給するがオペランドデータ
の待ち合せがある場合はこの旨ｃを制御記憶装置１０，
マイクロ命令レジスタ２０に通知し、オペランドデータ
ｄを演算処理回路４０に供給可能となるまで該命令およ
び後続の命令群の実行を待合させる。
第２図にこのときのタイムチヤートを示す。マイクロ命
令Ａによつてオペランドデータ待合せが生じ、オペラン
ドデータ供給部３０はその旨ｃを制御記憶装置１０およ
びマイクロ命令レジスタ２０に通知する。そして、２マ
シンサイクル経過後のマシンサイクル３においてオペラ
ンドデータｄが演算処理回路４０に供給される。すなわ
ち、オペランドデータｄの供給について２マシンサイク
ルの待合せが生じている。このオペランドデータｄの供
給が完了したマシンサイクル４において、マイクロ命令
Ａに後続する命令Ｂ，Ｃが順次オペランドデータ供給部
３０および演算処理回路４０に供給され、実行される。
令Ａによつてオペランドデータ待合せが生じ、オペラン
ドデータ供給部３０はその旨ｃを制御記憶装置１０およ
びマイクロ命令レジスタ２０に通知する。そして、２マ
シンサイクル経過後のマシンサイクル３においてオペラ
ンドデータｄが演算処理回路４０に供給される。すなわ
ち、オペランドデータｄの供給について２マシンサイク
ルの待合せが生じている。このオペランドデータｄの供
給が完了したマシンサイクル４において、マイクロ命令
Ａに後続する命令Ｂ，Ｃが順次オペランドデータ供給部
３０および演算処理回路４０に供給され、実行される。
このように、第１図の情報処理装置においては、マイク
ロ命令レジスタ２０からマイクロ命令を受け取ったオペ
ランドデータ供給部３０は、オペランドデータｄが供給
可能か否かを判断して、その結果供給不可能と判断した
場合には制御記憶装置１０およびマイクロ命令レジスタ
２０の更新を抑止しなければならず、しかもこれらの処
理を１マシンサイクル以内に完了しなければならない。
従って、１マシンサイクルあたりの時間を短縮して情報
処理装置の高速化を図る場合、マイクロ命令レスタ２０
からオペランドデータ供給部３０を経て制御記憶装置１
０およびマイクロ命令レジスタ２０への情報の伝達の遅
延時間のため、マイクロ命令レジスタ２０の更新を抑止
することができなくなり、それ以上の高速化は不可能で
あった。
ロ命令レジスタ２０からマイクロ命令を受け取ったオペ
ランドデータ供給部３０は、オペランドデータｄが供給
可能か否かを判断して、その結果供給不可能と判断した
場合には制御記憶装置１０およびマイクロ命令レジスタ
２０の更新を抑止しなければならず、しかもこれらの処
理を１マシンサイクル以内に完了しなければならない。
従って、１マシンサイクルあたりの時間を短縮して情報
処理装置の高速化を図る場合、マイクロ命令レスタ２０
からオペランドデータ供給部３０を経て制御記憶装置１
０およびマイクロ命令レジスタ２０への情報の伝達の遅
延時間のため、マイクロ命令レジスタ２０の更新を抑止
することができなくなり、それ以上の高速化は不可能で
あった。
＜発明の目的＞ したがつて、本発明の目的は、情報処理装置のマシンサ
イクルあたりの時間を短縮して高速化を図つたマイクロ
プログラム制御装置を供給することにある。
イクルあたりの時間を短縮して高速化を図つたマイクロ
プログラム制御装置を供給することにある。
＜発明の構成＞ 本発明のマイクロプログラム制御装置は、演算処理装置
を制御するためのマイクロ命令を複数語格納する制御記
憶装置と、前記制御記憶装置から読出されたマイクロ命
令を保持する記憶手段と、前記制御記憶装置から読出さ
れている第１のマイクロ命令あるいは前記記憶手段に保
持されている第２のマイクロ命令の一方を実行マイクロ
命令として選択しこれを前記演算処理装置に供給する選
択手段と、前記実行マイクロ命令が前記演算処理装置に
おいて正常に実行されたことを検出する手段とから構成
され、前記演算処理装置に供給された前記実行マイクロ
命令が正常に実行されなかつた時、前記検出手段に応答
して前記選択手段は前記第２のマイクロ命令を実行マイ
クロ命令として選択するように動作し、前記記憶手段は
その現在の内容とする第２のマイクロ命令を保持し続け
るよう動作する。
を制御するためのマイクロ命令を複数語格納する制御記
憶装置と、前記制御記憶装置から読出されたマイクロ命
令を保持する記憶手段と、前記制御記憶装置から読出さ
れている第１のマイクロ命令あるいは前記記憶手段に保
持されている第２のマイクロ命令の一方を実行マイクロ
命令として選択しこれを前記演算処理装置に供給する選
択手段と、前記実行マイクロ命令が前記演算処理装置に
おいて正常に実行されたことを検出する手段とから構成
され、前記演算処理装置に供給された前記実行マイクロ
命令が正常に実行されなかつた時、前記検出手段に応答
して前記選択手段は前記第２のマイクロ命令を実行マイ
クロ命令として選択するように動作し、前記記憶手段は
その現在の内容とする第２のマイクロ命令を保持し続け
るよう動作する。
＜実施例＞ 以下、本発明の実施例を図面を参照しながら説明する。
第３図は本発明の一実施例に係るマイクロプログラム制
御装置を備えた情報処理装置のブロツク図である。
第３図は本発明の一実施例に係るマイクロプログラム制
御装置を備えた情報処理装置のブロツク図である。
本実施例のマイクロプログラム制御装置は、演算処理装
置（演算処理回路４０，オペランドデータ供給部３０）
を制御するためマイクロ命令を複数語格納する制御記憶
装置１０′と、制御記憶装置１０′から取出された１語
のマイクロ命令を保持するためのマイクロ命令レジスタ
２１と、マイクロ命令レジスタ２１に保持されていたマ
イクロ命令であり、かつマイクロ命令レジスタ２１に保
持されている現マイクロ命令の直前に制御記憶装置１
０′から取出されたマイクロ命令を保持するためのマイ
クロ命令バツフアレジスタ２２と、マイクロ命令レジス
タ２１のマイクロ命令とマイクロ命令バツフアレジスタ
２２のマイクロ命令の一方を実行命令マイクロ命令とし
て選択し、これを演算処理回路４０およびオペランドデ
ータ供給部３０へ供給するマイクロ命令セレクタ５０
と、オペランドデータ供給部３０からのオペランドデー
タ待ち合わせ信号が１マシンサイクル内では制御記憶装
置１０、マイクロ命令レジスタ２１、マイクロ命令バッ
ファレジスタ２２を制御できないため、１マシンサイク
ル内で保持することが可能な待ち制御レジスタ６０より
構成されている。
置（演算処理回路４０，オペランドデータ供給部３０）
を制御するためマイクロ命令を複数語格納する制御記憶
装置１０′と、制御記憶装置１０′から取出された１語
のマイクロ命令を保持するためのマイクロ命令レジスタ
２１と、マイクロ命令レジスタ２１に保持されていたマ
イクロ命令であり、かつマイクロ命令レジスタ２１に保
持されている現マイクロ命令の直前に制御記憶装置１
０′から取出されたマイクロ命令を保持するためのマイ
クロ命令バツフアレジスタ２２と、マイクロ命令レジス
タ２１のマイクロ命令とマイクロ命令バツフアレジスタ
２２のマイクロ命令の一方を実行命令マイクロ命令とし
て選択し、これを演算処理回路４０およびオペランドデ
ータ供給部３０へ供給するマイクロ命令セレクタ５０
と、オペランドデータ供給部３０からのオペランドデー
タ待ち合わせ信号が１マシンサイクル内では制御記憶装
置１０、マイクロ命令レジスタ２１、マイクロ命令バッ
ファレジスタ２２を制御できないため、１マシンサイク
ル内で保持することが可能な待ち制御レジスタ６０より
構成されている。
第４図は本実施例の動作例を示すタイムチヤートであ
る。マシンサイクル０において制御記憶装置１０′から
取出されたマイクロ命令Ａは、マシンサイクル１でマイ
クロ命令レジスタ２１に保持されるとともに次のマイク
ロ命令Ｂが制御記憶装置１０′から取出される。このと
き、マシンサイクル０においてオペランドデータの待合
せは発生していなかつたので、マシンサイクル１におい
て待ち制御レジスタ６０にはオペランド待合せ信号Ｃ１
は保持されていない。それでマイクロ命令セレクタ５０
はマイクロ命令レジスタ２１を選択しマイクロ命令Ａを
実行マイクロ命令ｂとして演算処理回路４０およびオペ
ランドデータ供給部３０へ供給する。オペランドデータ
供給部３０では、マイクロ命令セレクタ５０より供給さ
れたマイクロ命令Ａを解読し、演算処理回路４０へオペ
ランドデータｄを供給すべきことを知ると同時に、該オ
ペランドデータの待合せが発生していることを検出する
とその信号Ｃ０を待ち制御レジスタ６０に送る。
る。マシンサイクル０において制御記憶装置１０′から
取出されたマイクロ命令Ａは、マシンサイクル１でマイ
クロ命令レジスタ２１に保持されるとともに次のマイク
ロ命令Ｂが制御記憶装置１０′から取出される。このと
き、マシンサイクル０においてオペランドデータの待合
せは発生していなかつたので、マシンサイクル１におい
て待ち制御レジスタ６０にはオペランド待合せ信号Ｃ１
は保持されていない。それでマイクロ命令セレクタ５０
はマイクロ命令レジスタ２１を選択しマイクロ命令Ａを
実行マイクロ命令ｂとして演算処理回路４０およびオペ
ランドデータ供給部３０へ供給する。オペランドデータ
供給部３０では、マイクロ命令セレクタ５０より供給さ
れたマイクロ命令Ａを解読し、演算処理回路４０へオペ
ランドデータｄを供給すべきことを知ると同時に、該オ
ペランドデータの待合せが発生していることを検出する
とその信号Ｃ０を待ち制御レジスタ６０に送る。
本願発明ではオペランドデータ待ち合わせ信号Ｃ０は、
待ち制御レジスタ６０に格納できるだけのタイミングで
生成されていればよく、従来技術のように更に同一サイ
クル内にマイクロ命令レジスタ２１等の更新を抑止する
ことは要求されない。マシンサイクル２では制御記憶装
置１０′から取出されたマイクロ命令Ｂがマイクロ命令
レジスタ２１に保持されるとともに次のマイクロ命令Ｃ
が制御記憶装置１０′から取出される。一方、マシンサ
イクル１でオペランドデータの待合せのため演算処理回
路４０で実行されなかつたマイクロ命令Ａはマシンサイ
クル２でマイクロ命令レジスタ２１からマイクロ命令バ
ツフアレジスタ２２へ移る。このとき待ち制御レジスタ
６０にはマシンサイクル１で発生したオペランドデータ
の待合せ信号Ｃ１が保持されているため、マイクロ命令
セレクタ５０は、マイクロ命令バツフアレジスタ２２に
切替るとともに、マイクロ命令レジスタ２１およびマイ
クロ命令バツフアレジスタ２２は新しいマイクロ命令に
変ることなく現在の内容を保持し続け、演算処理回路４
０およびオペランドデータ供給部３０にはマシンサイク
ル１で実行されなかつたマイクロ命令Ａが供給され続け
る。従って、オペランドデータの待ち合わせが発生する
マイクロ命令レジスタ２１に保持されたマイクロ命令Ａ
の実行は、マシンタイムの高速化によりマシンサイクル
１内で発生する待ち合わせ信号Ｃ０により制御記憶装置
１０、マイクロ命令レジスタ２１の更新を抑止できない
ため、１Ｔ後のマシンサイクル２において発行される待
ち合わせ信号Ｃ１によりマイクロ命令レジスタ２１と共
にマイクロ命令バツフアレジスタ２２にセットされたマ
イクロ命令Ａをオペランドデータが確定するまで保持し
ておくように制御する。これにより、マイクロ命令セレ
クタ５０は待ち合わせ信号Ｃ１が発行されている間は、
マイクロ命令バッファレジスタ２２の出力をセレクトし
続ける。マシンサイクル１で発生し、検出されたオペラ
ンドデータの待合せがマシンサイクル３で解除されると
ともに演算処理回路４０へオペランドデータｄが供給さ
れると、マイクロ命令Ａはマシンサイクル３で実行され
たことになるが、待ち制御レジスタ６０には未だオペラ
ンドデータ待合せ信号Ｃ１が保持されたままであり、制
御記憶装置１０′，マイクロ命令レジスタ２１，マイク
ロ命令バツフアレジスタ２２は、マシンサイクル４でも
それ以前のマシンサイクルの内容のままである。一方、
マイクロ命令セレクタ５０はマシンサイクル４において
待ち制御レジスタ６０の内容がオペランドデータ待合せ
を指示しなくなつたためにマイクロ命令レジスタ２１を
選択し、マイクロ命令Ｂを出力するようになる。マシン
サイクル４では、マシンサイクル１の時と同様に、待ち
制御レジスタ６０にオペランド待ち合わせ信号Ｃ１が保
持されていないため、マイクロ命令セレクタ５０はマイ
クロ命令レジスタ２１の出力ｂ０を選択してマイクロ命
令Ｂを出力する。これによりマイクロ命令Ｂは、このマ
シンサイクル４で実行される。また、このオペランド待
ち合わせ信号Ｃ１が解除されていることにより、次のマ
シンサイクル５に切り替わる際には、制御記憶装置１
０、マイクロ命令レジスタ２１およびマイクロ命令バツ
フアレジスタ２２の出力が変化する。
待ち制御レジスタ６０に格納できるだけのタイミングで
生成されていればよく、従来技術のように更に同一サイ
クル内にマイクロ命令レジスタ２１等の更新を抑止する
ことは要求されない。マシンサイクル２では制御記憶装
置１０′から取出されたマイクロ命令Ｂがマイクロ命令
レジスタ２１に保持されるとともに次のマイクロ命令Ｃ
が制御記憶装置１０′から取出される。一方、マシンサ
イクル１でオペランドデータの待合せのため演算処理回
路４０で実行されなかつたマイクロ命令Ａはマシンサイ
クル２でマイクロ命令レジスタ２１からマイクロ命令バ
ツフアレジスタ２２へ移る。このとき待ち制御レジスタ
６０にはマシンサイクル１で発生したオペランドデータ
の待合せ信号Ｃ１が保持されているため、マイクロ命令
セレクタ５０は、マイクロ命令バツフアレジスタ２２に
切替るとともに、マイクロ命令レジスタ２１およびマイ
クロ命令バツフアレジスタ２２は新しいマイクロ命令に
変ることなく現在の内容を保持し続け、演算処理回路４
０およびオペランドデータ供給部３０にはマシンサイク
ル１で実行されなかつたマイクロ命令Ａが供給され続け
る。従って、オペランドデータの待ち合わせが発生する
マイクロ命令レジスタ２１に保持されたマイクロ命令Ａ
の実行は、マシンタイムの高速化によりマシンサイクル
１内で発生する待ち合わせ信号Ｃ０により制御記憶装置
１０、マイクロ命令レジスタ２１の更新を抑止できない
ため、１Ｔ後のマシンサイクル２において発行される待
ち合わせ信号Ｃ１によりマイクロ命令レジスタ２１と共
にマイクロ命令バツフアレジスタ２２にセットされたマ
イクロ命令Ａをオペランドデータが確定するまで保持し
ておくように制御する。これにより、マイクロ命令セレ
クタ５０は待ち合わせ信号Ｃ１が発行されている間は、
マイクロ命令バッファレジスタ２２の出力をセレクトし
続ける。マシンサイクル１で発生し、検出されたオペラ
ンドデータの待合せがマシンサイクル３で解除されると
ともに演算処理回路４０へオペランドデータｄが供給さ
れると、マイクロ命令Ａはマシンサイクル３で実行され
たことになるが、待ち制御レジスタ６０には未だオペラ
ンドデータ待合せ信号Ｃ１が保持されたままであり、制
御記憶装置１０′，マイクロ命令レジスタ２１，マイク
ロ命令バツフアレジスタ２２は、マシンサイクル４でも
それ以前のマシンサイクルの内容のままである。一方、
マイクロ命令セレクタ５０はマシンサイクル４において
待ち制御レジスタ６０の内容がオペランドデータ待合せ
を指示しなくなつたためにマイクロ命令レジスタ２１を
選択し、マイクロ命令Ｂを出力するようになる。マシン
サイクル４では、マシンサイクル１の時と同様に、待ち
制御レジスタ６０にオペランド待ち合わせ信号Ｃ１が保
持されていないため、マイクロ命令セレクタ５０はマイ
クロ命令レジスタ２１の出力ｂ０を選択してマイクロ命
令Ｂを出力する。これによりマイクロ命令Ｂは、このマ
シンサイクル４で実行される。また、このオペランド待
ち合わせ信号Ｃ１が解除されていることにより、次のマ
シンサイクル５に切り替わる際には、制御記憶装置１
０、マイクロ命令レジスタ２１およびマイクロ命令バツ
フアレジスタ２２の出力が変化する。
マシンサイクル５では、前マシンサイクルと同様に待ち
制御レジスタ６０にオペランド待ち合わせ信号Ｃ１が保
持されていないため、マイクロ命令セレクタ５０はマイ
クロ命令レジスタ２１の出力ｂ０を選択してマイクロ命
令Ｃを出力する。これによりマイクロ命令Ｃは、このマ
シンサイクル５で実行される。また、このオペランド待
ち合わせ信号Ｃ１が解除されていることにより、次のマ
シンサイクル５に切り替わる際には、制御記憶装置１
０、マイクロ命令レジスタ２１およびマイクロ命令バツ
フアレジスタ２２の出力が変化する。
制御レジスタ６０にオペランド待ち合わせ信号Ｃ１が保
持されていないため、マイクロ命令セレクタ５０はマイ
クロ命令レジスタ２１の出力ｂ０を選択してマイクロ命
令Ｃを出力する。これによりマイクロ命令Ｃは、このマ
シンサイクル５で実行される。また、このオペランド待
ち合わせ信号Ｃ１が解除されていることにより、次のマ
シンサイクル５に切り替わる際には、制御記憶装置１
０、マイクロ命令レジスタ２１およびマイクロ命令バツ
フアレジスタ２２の出力が変化する。
マシンサイクル６も、前マシンサイクルと同様に待ち制
御レジスタ６０にオペランド待ち合わせ信号Ｃ１が保持
されていないため、マイクロ命令セレクタ５０はマイク
ロ命令レジスタ２１の出力ｂ０を選択してマイクロ命令
Ｄを出力する。これによりマイクロ命令Ｄは、このマシ
ンサイクル６で実行される。また、このオペランド待ち
合わせ信号Ｃ１が解除されていることにより、次のマシ
ンサイクル７に切り替わる際には、制御記憶装置１０、
マイクロ命令レジスタ２１およびマイクロ命令バッファ
レジスタ２２の出力が変化する。
御レジスタ６０にオペランド待ち合わせ信号Ｃ１が保持
されていないため、マイクロ命令セレクタ５０はマイク
ロ命令レジスタ２１の出力ｂ０を選択してマイクロ命令
Ｄを出力する。これによりマイクロ命令Ｄは、このマシ
ンサイクル６で実行される。また、このオペランド待ち
合わせ信号Ｃ１が解除されていることにより、次のマシ
ンサイクル７に切り替わる際には、制御記憶装置１０、
マイクロ命令レジスタ２１およびマイクロ命令バッファ
レジスタ２２の出力が変化する。
以上の説明から、マシンサイクル１で実行されるはずの
マイクロ命令Ａはマシンサイクル１と２におけるオペラ
ンドデータの待合せによつてその実行が２マシンサイク
ル後のマシンサイクル２まで引伸ばされたことと、また
それによつて自動的にマイクロ命令Ｂを含めてそれ以後
のマイクロ命令も実行が先に伸ばされたことがわかる。
マイクロ命令Ａはマシンサイクル１と２におけるオペラ
ンドデータの待合せによつてその実行が２マシンサイク
ル後のマシンサイクル２まで引伸ばされたことと、また
それによつて自動的にマイクロ命令Ｂを含めてそれ以後
のマイクロ命令も実行が先に伸ばされたことがわかる。
＜発明の効果＞ 以上説明したように、本願発明によれば、マイクロ命令
の記憶手段にバッファメモリを設けオペランドデータ待
合せが発生した後にマイクロ命令の記憶手段をバッファ
メモリに切替えるように構成したことにより、オペラン
ドの待合せが発生したマシンサイクル中に直ちにマイク
ロ命令レジスタ等の更新を抑止することが不要になり、
マイクロプログラム制御装置の遅延時間が情報処理装置
の高速化の妨げとなることを防ぐことができる。
の記憶手段にバッファメモリを設けオペランドデータ待
合せが発生した後にマイクロ命令の記憶手段をバッファ
メモリに切替えるように構成したことにより、オペラン
ドの待合せが発生したマシンサイクル中に直ちにマイク
ロ命令レジスタ等の更新を抑止することが不要になり、
マイクロプログラム制御装置の遅延時間が情報処理装置
の高速化の妨げとなることを防ぐことができる。
第１図は従来のマイクロプログラム制御装置を備えた情
報処理装置のブロツク図、第２図はその動作例を示すタ
イムチヤート、第３図は本発明の一実施例を係るマイク
ロプログラム制御装置を備えた情報処理装置のブロツク
図、第４図はその動作例を示すタイムチヤートである。 １０′：制御記憶装置，２１：マイクロ命令レジスタ、
２２：マイクロ命令バツフアレジスタ、 ３０：オペランドデータ供給部、４０：演算処理回路、
５０：マイクロ命令セレクタ、６０：待ち制御レジス
タ。
報処理装置のブロツク図、第２図はその動作例を示すタ
イムチヤート、第３図は本発明の一実施例を係るマイク
ロプログラム制御装置を備えた情報処理装置のブロツク
図、第４図はその動作例を示すタイムチヤートである。 １０′：制御記憶装置，２１：マイクロ命令レジスタ、
２２：マイクロ命令バツフアレジスタ、 ３０：オペランドデータ供給部、４０：演算処理回路、
５０：マイクロ命令セレクタ、６０：待ち制御レジス
タ。
Claims (1)
- 【請求項１】マイクロプログラム制御される演算処理装
置を有する情報処理装置において、 前記演算処理装置を制御するためのマイクロ命令を複数
語格納する制御記憶装置と、 この制御記憶装置から読出されたマイクロ命令を保持す
る記憶手段と、 前記演算処理装置にオペランドデータを供給するオペラ
ンドデータ供給手段と、 前記制御記憶装置から現在読出されている第１のマイク
ロ命令あるいは前記制御記憶装置から読出され現在前記
記憶手段に保持されている第２のマイクロ命令の一方を
実行マイクロ命令として選択しこれを前記演算処理装置
および前記オペランドデータ供給手段に供給する選択手
段と、 前記オペランドデータ供給手段におけるオペランドの待
合せの発生を検出する検出手段とを有し、 前記検出手段がオペランドの待合せの発生を検出した
時、前記選択手段は前記第２のマイクロ命令を実行マイ
クロ命令として選択するように動作し、前記記憶手段は
その現在の内容とする第２のマイクロ命令を保持し続け
るよう動作することを特徴とするマイクロプログラム制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048723A JPH0623952B2 (ja) | 1984-03-14 | 1984-03-14 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048723A JPH0623952B2 (ja) | 1984-03-14 | 1984-03-14 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193050A JPS60193050A (ja) | 1985-10-01 |
| JPH0623952B2 true JPH0623952B2 (ja) | 1994-03-30 |
Family
ID=12811209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048723A Expired - Lifetime JPH0623952B2 (ja) | 1984-03-14 | 1984-03-14 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623952B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524741A (en) * | 1975-06-30 | 1977-01-14 | Hitachi Ltd | Memory control system |
-
1984
- 1984-03-14 JP JP59048723A patent/JPH0623952B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193050A (ja) | 1985-10-01 |
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