JPH06242191A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06242191A JPH06242191A JP5026511A JP2651193A JPH06242191A JP H06242191 A JPH06242191 A JP H06242191A JP 5026511 A JP5026511 A JP 5026511A JP 2651193 A JP2651193 A JP 2651193A JP H06242191 A JPH06242191 A JP H06242191A
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- output
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Abstract
(57)【要約】
【目的】動作が異なる数種類のＩＣチップの種別を外部
から電気的に判別し得る種別認識信号を生成し、ＩＣチ
ップの種別を短時間で正確に判別可能にする。 【構成】製造時に少なくとも１層分の配線のパターンを
決めるために使用される配線マスクの種別に応じて回路
動作の種別が設定された内部回路と、外部入出力端子２
５に接続されたデータバス信号線ＤＢＵＳに対して入力
用クロックドインバータ回路１７〜２０を介して接続さ
れた入力回路２３、２４および出力回路２２と、制御入
力をデコードして入力用クロックドインバータ回路およ
び出力用クロックドインバータ回路を制御するための制
御信号ｇｉ、ｌ、ｎを生成するデコーダ回路９〜１２
と、少なくとも１個の出力用クロックドインバータ回路
の入力ノードと２つの電源ノードのうちのいずれか一方
とを接続する配線２６からなる種別認識信号生成回路２
１とを具備することを特徴とする。
から電気的に判別し得る種別認識信号を生成し、ＩＣチ
ップの種別を短時間で正確に判別可能にする。 【構成】製造時に少なくとも１層分の配線のパターンを
決めるために使用される配線マスクの種別に応じて回路
動作の種別が設定された内部回路と、外部入出力端子２
５に接続されたデータバス信号線ＤＢＵＳに対して入力
用クロックドインバータ回路１７〜２０を介して接続さ
れた入力回路２３、２４および出力回路２２と、制御入
力をデコードして入力用クロックドインバータ回路およ
び出力用クロックドインバータ回路を制御するための制
御信号ｇｉ、ｌ、ｎを生成するデコーダ回路９〜１２
と、少なくとも１個の出力用クロックドインバータ回路
の入力ノードと２つの電源ノードのうちのいずれか一方
とを接続する配線２６からなる種別認識信号生成回路２
１とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）に係り、特に同一のチップサイズを有し、動作が異
なる数種類のＩＣの種別を外部から判別するために使用
される手段に関する。
Ｃ）に係り、特に同一のチップサイズを有し、動作が異
なる数種類のＩＣの種別を外部から判別するために使用
される手段に関する。
【０００２】
【従来の技術】一般に、ＩＣの製造に際して、それぞれ
同一の回路構成を有するが動作が異なる数種類のＩＣを
製造することがある。これを実現するため、チップ上に
搭載されているＲＯＭ（読み出し専用メモリ）のデータ
を変更したり、少なくとも１層分の配線（例えばメタル
配線）のパターンを決めるための配線マスクを製造時に
変更している。
同一の回路構成を有するが動作が異なる数種類のＩＣを
製造することがある。これを実現するため、チップ上に
搭載されているＲＯＭ（読み出し専用メモリ）のデータ
を変更したり、少なくとも１層分の配線（例えばメタル
配線）のパターンを決めるための配線マスクを製造時に
変更している。
【０００３】従来、上記したように製造されたＩＣの種
別を外部から判別し得るように、オペレータがＩＣチッ
プ上を顕微鏡などで覗くことによりパターンを認識し得
る認識用パターンを配線層で予め作成しておいたり、Ｉ
Ｃチップをパッケージングして出荷する場合にはパッケ
ージ面に認識用文字を表示している。
別を外部から判別し得るように、オペレータがＩＣチッ
プ上を顕微鏡などで覗くことによりパターンを認識し得
る認識用パターンを配線層で予め作成しておいたり、Ｉ
Ｃチップをパッケージングして出荷する場合にはパッケ
ージ面に認識用文字を表示している。
【０００４】なお、図５は、ＲＯＭデータの変更により
数種類のＩＣを製造する際にＩＣチップ上に認識用パタ
ーンを作成するために使用されるメタル配線マスクのパ
ターンの一例を示しており、この認識用パターン５１は
ＲＯＭのコード番号（ＲＯＭデータの内容に対応する）
を示している。
数種類のＩＣを製造する際にＩＣチップ上に認識用パタ
ーンを作成するために使用されるメタル配線マスクのパ
ターンの一例を示しており、この認識用パターン５１は
ＲＯＭのコード番号（ＲＯＭデータの内容に対応する）
を示している。
【０００５】しかし、上記したようにＩＣチップの種別
を判別する際、オペレータが個々のＩＣチップ上を顕微
鏡などで覗くことは、所要時間が長くなり、疲労などに
よる判別ミスが生じるおそれがあり、その対応策が望ま
れている。
を判別する際、オペレータが個々のＩＣチップ上を顕微
鏡などで覗くことは、所要時間が長くなり、疲労などに
よる判別ミスが生じるおそれがあり、その対応策が望ま
れている。
【０００６】
【発明が解決しようとする課題】上記したように従来の
ＩＣは、チップの種別を判別する際にオペレータが個々
のＩＣチップ上を顕微鏡などで覗く必要があり、所要時
間が長くなり、疲労などによる判別ミスが生じるおそれ
があるという問題があった。
ＩＣは、チップの種別を判別する際にオペレータが個々
のＩＣチップ上を顕微鏡などで覗く必要があり、所要時
間が長くなり、疲労などによる判別ミスが生じるおそれ
があるという問題があった。
【０００７】本発明は上記の問題点を解決すべくなされ
たもので、動作が異なる数種類のＩＣチップの種別を外
部から電気的に判別でき、ＩＣチップの種別を短時間で
正確に判別することが可能になる半導体集積回路を提供
することを目的とする。
たもので、動作が異なる数種類のＩＣチップの種別を外
部から電気的に判別でき、ＩＣチップの種別を短時間で
正確に判別することが可能になる半導体集積回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、製造時に少な
くとも１層分の配線のパターンを決めるために使用され
る配線マスクの種別に応じて回路動作の種別が設定され
た集積回路チップ上の回路と、集積回路チップの外部入
出力端子に接続されている少なくとも１本のデータバス
信号線と、このデータバス信号線に対して入力用クロッ
クドインバータ回路を介して接続された少なくとも１個
の入力回路と、前記データバス信号線に対して出力用ク
ロックドインバータ回路を介して接続された少なくとも
１個の出力回路と、制御入力をデコードして前記入力用
クロックドインバータ回路および出力用クロックドイン
バータ回路を制御するための制御信号を生成するデコー
ダ回路と、前記出力用クロックドインバータ回路のうち
の少なくとも１個の入力ノードと２つの電源ノードのう
ちのいずれか一方とを接続する配線からなる種別認識信
号生成回路とを具備することを特徴とする。
くとも１層分の配線のパターンを決めるために使用され
る配線マスクの種別に応じて回路動作の種別が設定され
た集積回路チップ上の回路と、集積回路チップの外部入
出力端子に接続されている少なくとも１本のデータバス
信号線と、このデータバス信号線に対して入力用クロッ
クドインバータ回路を介して接続された少なくとも１個
の入力回路と、前記データバス信号線に対して出力用ク
ロックドインバータ回路を介して接続された少なくとも
１個の出力回路と、制御入力をデコードして前記入力用
クロックドインバータ回路および出力用クロックドイン
バータ回路を制御するための制御信号を生成するデコー
ダ回路と、前記出力用クロックドインバータ回路のうち
の少なくとも１個の入力ノードと２つの電源ノードのう
ちのいずれか一方とを接続する配線からなる種別認識信
号生成回路とを具備することを特徴とする。
【０００９】
【作用】ＩＣチップの種別をチップ外部で電気的に判別
し得る種別認識信号を生成するための種別認識信号生成
回路を有するので、ＩＣチップの種別を短時間で正確に
判別することが可能になる。
し得る種別認識信号を生成するための種別認識信号生成
回路を有するので、ＩＣチップの種別を短時間で正確に
判別することが可能になる。
【００１０】しかも、種別認識信号生成回路を、ＩＣの
種別を決めるために使用される配線マスクと同一マスク
に基づいて作成することが可能であり、種別認識信号生
成回路を形成するための専用のマスクを必要としないで
済む。
種別を決めるために使用される配線マスクと同一マスク
に基づいて作成することが可能であり、種別認識信号生
成回路を形成するための専用のマスクを必要としないで
済む。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＩＣの一
部を示している。
に説明する。図１は、本発明の一実施例に係るＩＣの一
部を示している。
【００１２】図１のＩＣは、製造時にマスタースライス
方式のメタル配線の少なくとも１層分のパターンを決め
るために使用される配線マスクの種別に応じてＩＣチッ
プ上に形成され、回路動作の種別が設定された内部回路
（図示せず）を有する。
方式のメタル配線の少なくとも１層分のパターンを決め
るために使用される配線マスクの種別に応じてＩＣチッ
プ上に形成され、回路動作の種別が設定された内部回路
（図示せず）を有する。
【００１３】図１のＩＣにおいて、１は第１の外部入力
端子、２は第２の外部入力端子、２１、２２は複数個
（本例では２個）の出力回路、２３、２４は複数個（本
例では２個）の入力回路、２５はＩＣチップの外部入出
力端子、ＤＢＵＳは上記外部入出力端子２５に接続され
ている少なくとも１本以上のデータバス信号線である。
上記第１の外部入力端子１、第２の外部入力端子２は、
各対応してプルアップ用抵抗３、４を介して電源電位Ｖ
DDノードに接続されている。
端子、２は第２の外部入力端子、２１、２２は複数個
（本例では２個）の出力回路、２３、２４は複数個（本
例では２個）の入力回路、２５はＩＣチップの外部入出
力端子、ＤＢＵＳは上記外部入出力端子２５に接続され
ている少なくとも１本以上のデータバス信号線である。
上記第１の外部入力端子１、第２の外部入力端子２は、
各対応してプルアップ用抵抗３、４を介して電源電位Ｖ
DDノードに接続されている。
【００１４】５および６は上記第１の外部入力端子１に
接続されている２段のインバータ回路、７および８は上
記第２の外部入力端子２に接続されている２段のインバ
ータ回路である。
接続されている２段のインバータ回路、７および８は上
記第２の外部入力端子２に接続されている２段のインバ
ータ回路である。
【００１５】４個のノア回路９〜１２は、前記各インバ
ータ回路５、６、７、８から入力する制御信号をデコー
ドして制御信号ｇ、ｉ、ｌ、ｎを生成するデコーダ回路
を形成している。
ータ回路５、６、７、８から入力する制御信号をデコー
ドして制御信号ｇ、ｉ、ｌ、ｎを生成するデコーダ回路
を形成している。
【００１６】１３、１４は、上記データバス信号線ＤＢ
ＵＳに挿入接続されている２段の入力用クロックドイン
バータ回路であり、これらの制御入力として前記２段の
インバータ回路５、６のうちの前段の出力が供給され
る。
ＵＳに挿入接続されている２段の入力用クロックドイン
バータ回路であり、これらの制御入力として前記２段の
インバータ回路５、６のうちの前段の出力が供給され
る。
【００１７】また、１５、１６は、上記データバス信号
線ＤＢＵＳに挿入接続されている２段の出力用クロック
ドインバータ回路であり、これらの制御入力として前記
２段のインバータ回路５、６のうちの後段の出力が供給
されている。
線ＤＢＵＳに挿入接続されている２段の出力用クロック
ドインバータ回路であり、これらの制御入力として前記
２段のインバータ回路５、６のうちの後段の出力が供給
されている。
【００１８】１７、１８は、上記データバス信号線ＤＢ
ＵＳと前記入力回路２３、２４との間に各対応して接続
されている入力用クロックドインバータ回路であり、こ
れらの制御入力として各対応して前記制御信号ｇ、ｉが
供給される。
ＵＳと前記入力回路２３、２４との間に各対応して接続
されている入力用クロックドインバータ回路であり、こ
れらの制御入力として各対応して前記制御信号ｇ、ｉが
供給される。
【００１９】１９、２０は、前記出力回路２１、２２と
前記データバス信号線ＤＢＵＳとの間に各対応して接続
されている出力用クロックドインバータ回路であり、こ
れらの制御入力として各対応して前記制御信号ｌ、ｎが
供給される。さらに、前記出力回路２１、２２のうちの
少なくとも１個（本例では２１）として、種別認識信号
生成回路が設けられている。図２は、上記種別認識信号
生成回路２１の一具体例を示す。
前記データバス信号線ＤＢＵＳとの間に各対応して接続
されている出力用クロックドインバータ回路であり、こ
れらの制御入力として各対応して前記制御信号ｌ、ｎが
供給される。さらに、前記出力回路２１、２２のうちの
少なくとも１個（本例では２１）として、種別認識信号
生成回路が設けられている。図２は、上記種別認識信号
生成回路２１の一具体例を示す。
【００２０】この種別認識信号生成回路は、前記出力用
クロックドインバータ回路１９の入力ノードと２つの電
源ノード（電源電位ＶDDノード、接地電位ＶSSノード）
のうちのいずれか一方とを接続するメタル配線２６から
なる。
クロックドインバータ回路１９の入力ノードと２つの電
源ノード（電源電位ＶDDノード、接地電位ＶSSノード）
のうちのいずれか一方とを接続するメタル配線２６から
なる。
【００２１】この場合、上記メタル配線２６のパターン
は、前記ＩＣの内部回路の回路動作の種別を設定するた
めに使用される配線マスクに基づいて形成される。換言
すれば、ＩＣの内部回路の回路動作の種別を設定するた
めのメタル配線と種別認識信号生成回路のメタル配線２
６とは同一配線層により形成されている。次に、上記構
成のＩＣにおける種別認識に係る回路動作について説明
する。 （ａ）第１の外部入力端子１、第２の外部入力端子２が
共に開放状態の場合。
は、前記ＩＣの内部回路の回路動作の種別を設定するた
めに使用される配線マスクに基づいて形成される。換言
すれば、ＩＣの内部回路の回路動作の種別を設定するた
めのメタル配線と種別認識信号生成回路のメタル配線２
６とは同一配線層により形成されている。次に、上記構
成のＩＣにおける種別認識に係る回路動作について説明
する。 （ａ）第１の外部入力端子１、第２の外部入力端子２が
共に開放状態の場合。
【００２２】第１の外部入力端子１の電位はプルアップ
抵抗３により高レベル“Ｈ”にプルアップされ、インバ
ータ回路５の出力ａは低レベル“Ｌ”、インバータ回路
６の出力ｂは“Ｈ”になる。
抵抗３により高レベル“Ｈ”にプルアップされ、インバ
ータ回路５の出力ａは低レベル“Ｌ”、インバータ回路
６の出力ｂは“Ｈ”になる。
【００２３】同様に、第２の外部入力端子２の電位はプ
ルアップ抵抗４により高レベル“Ｈ”にプルアップさ
れ、インバータ回路７の出力ｃは低レベル“Ｌ”、イン
バータ回路８の出力ｄは“Ｈ”になる。
ルアップ抵抗４により高レベル“Ｈ”にプルアップさ
れ、インバータ回路７の出力ｃは低レベル“Ｌ”、イン
バータ回路８の出力ｄは“Ｈ”になる。
【００２４】これにより、デコーダ用の４個のノア回路
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”になるので、出力
用クロックドインバータ回路２０、１５、１６が動作可
能となり、入力用クロックドインバータ回路１３、１
４、１７、１８および出力用クロックドインバータ回路
１９が非動作状態（出力がハイインピーダンス状態）に
なる。
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”になるので、出力
用クロックドインバータ回路２０、１５、１６が動作可
能となり、入力用クロックドインバータ回路１３、１
４、１７、１８および出力用クロックドインバータ回路
１９が非動作状態（出力がハイインピーダンス状態）に
なる。
【００２５】従って、出力回路２２の出力信号ｍは出力
用クロックドインバータ回路２０、データバス信号線Ｄ
ＢＵＳ、２段の出力用クロックドインバータ回路１５、
１６を経て外部入出力端子２５から外部に出力する。 （ｂ）第１の外部入力端子１が開放状態、第２の外部入
力端子２に“Ｌ”が印加されている場合。
用クロックドインバータ回路２０、データバス信号線Ｄ
ＢＵＳ、２段の出力用クロックドインバータ回路１５、
１６を経て外部入出力端子２５から外部に出力する。 （ｂ）第１の外部入力端子１が開放状態、第２の外部入
力端子２に“Ｌ”が印加されている場合。
【００２６】第１の外部入力端子１の電位はプルアップ
抵抗３により“Ｈ”にプルアップされ、インバータ回路
５の出力ａは低レベル“Ｌ”、インバータ回路６の出力
ｂは“Ｈ”になる。
抵抗３により“Ｈ”にプルアップされ、インバータ回路
５の出力ａは低レベル“Ｌ”、インバータ回路６の出力
ｂは“Ｈ”になる。
【００２７】これに対して、第２の外部入力端子２はプ
ルアップ抵抗４を介して“Ｈ”が供給されているが、外
部の入力信号源のインピーダンスが上記プルアップ抵抗
４より低いものとすれば“Ｌ”になり、インバータ回路
７の出力ｃは“Ｈ”、インバータ回路８の出力ｄは
“Ｌ”になる。
ルアップ抵抗４を介して“Ｈ”が供給されているが、外
部の入力信号源のインピーダンスが上記プルアップ抵抗
４より低いものとすれば“Ｌ”になり、インバータ回路
７の出力ｃは“Ｈ”、インバータ回路８の出力ｄは
“Ｌ”になる。
【００２８】これにより、デコーダ用の４個のノア回路
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”になるので、出力
用クロックドインバータ回路１９、１５、１６が動作可
能となり、入力用クロックドインバータ回路１３、１
４、１７、１８および出力用クロックドインバータ回路
２０が非動作状態（出力がハイインピーダンス状態）に
なる。
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”になるので、出力
用クロックドインバータ回路１９、１５、１６が動作可
能となり、入力用クロックドインバータ回路１３、１
４、１７、１８および出力用クロックドインバータ回路
２０が非動作状態（出力がハイインピーダンス状態）に
なる。
【００２９】従って、種別認識信号生成回路用の出力回
路２１の出力信号（種別認識信号）ｋは出力用クロック
ドインバータ回路１９、データバス信号線ＤＢＵＳ、２
段の出力用クロックドインバータ回路１５、１６を経て
外部入出力端子２５から外部に出力する。 （ｃ）第１の外部入力端子１に“Ｌ”が印加され、第２
の外部入力端子２が開放状態の場合。
路２１の出力信号（種別認識信号）ｋは出力用クロック
ドインバータ回路１９、データバス信号線ＤＢＵＳ、２
段の出力用クロックドインバータ回路１５、１６を経て
外部入出力端子２５から外部に出力する。 （ｃ）第１の外部入力端子１に“Ｌ”が印加され、第２
の外部入力端子２が開放状態の場合。
【００３０】第１の外部入力端子１はプルアップ抵抗３
を介して“Ｈ”が供給されているが、外部の入力信号源
のインピーダンスが上記プルアップ抵抗３より低いもの
とすれば“Ｌ”になり、インバータ回路５の出力ａは
“Ｈ”、インバータ回路６の出力ｂは“Ｌ”になる。
を介して“Ｈ”が供給されているが、外部の入力信号源
のインピーダンスが上記プルアップ抵抗３より低いもの
とすれば“Ｌ”になり、インバータ回路５の出力ａは
“Ｈ”、インバータ回路６の出力ｂは“Ｌ”になる。
【００３１】これに対して、第２の外部入力端子２の電
位はプルアップ抵抗４により“Ｈ”にプルアップされ、
インバータ回路７の出力ｃは低レベル“Ｌ”、インバー
タ回路８の出力ｄは“Ｈ”になる。
位はプルアップ抵抗４により“Ｈ”にプルアップされ、
インバータ回路７の出力ｃは低レベル“Ｌ”、インバー
タ回路８の出力ｄは“Ｈ”になる。
【００３２】これにより、デコーダ用の４個のノア回路
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｌ”、“Ｈ”、“Ｌ”、“Ｌ”になるので、入力
用クロックドインバータ回路１３、１４、１８が動作可
能となり、出力用クロックドインバータ回路１９、２
０、１５、１６および入力用クロックドインバータ回路
１７が非動作状態（出力がハイインピーダンス状態）に
なる。
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｌ”、“Ｈ”、“Ｌ”、“Ｌ”になるので、入力
用クロックドインバータ回路１３、１４、１８が動作可
能となり、出力用クロックドインバータ回路１９、２
０、１５、１６および入力用クロックドインバータ回路
１７が非動作状態（出力がハイインピーダンス状態）に
なる。
【００３３】従って、外部入出力端子２５から入力する
入力信号は、２段の入力用クロックドインバータ回路１
３、１４、データバス信号線ＤＢＵＳ、入力用クロック
ドインバータ回路１８を経て入力回路２４に入力する。 （ｄ）第１の外部入力端子１、第２の外部入力端子２に
共に“Ｌ”が印加されている場合。
入力信号は、２段の入力用クロックドインバータ回路１
３、１４、データバス信号線ＤＢＵＳ、入力用クロック
ドインバータ回路１８を経て入力回路２４に入力する。 （ｄ）第１の外部入力端子１、第２の外部入力端子２に
共に“Ｌ”が印加されている場合。
【００３４】第１の外部入力端子１はプルアップ抵抗３
を介して“Ｈ”が供給されているが、外部の入力信号源
のインピーダンスが上記プルアップ抵抗３より低いもの
とすれば“Ｌ”になり、インバータ回路５の出力ａは
“Ｈ”、インバータ回路６の出力ｂは“Ｌ”になる。
を介して“Ｈ”が供給されているが、外部の入力信号源
のインピーダンスが上記プルアップ抵抗３より低いもの
とすれば“Ｌ”になり、インバータ回路５の出力ａは
“Ｈ”、インバータ回路６の出力ｂは“Ｌ”になる。
【００３５】同様に、第２の外部入力端子２はプルアッ
プ抵抗４を介して“Ｈ”が供給されているが、外部の入
力信号源のインピーダンスが上記プルアップ抵抗４より
低いものとすれば“Ｌ”になり、インバータ回路７の出
力ｃは“Ｈ”、インバータ回路８の出力ｄは“Ｌ”にな
る。
プ抵抗４を介して“Ｈ”が供給されているが、外部の入
力信号源のインピーダンスが上記プルアップ抵抗４より
低いものとすれば“Ｌ”になり、インバータ回路７の出
力ｃは“Ｈ”、インバータ回路８の出力ｄは“Ｌ”にな
る。
【００３６】これにより、デコーダ用の４個のノア回路
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”になるので、入力
用クロックドインバータ回路１３、１４、１７が動作可
能となり、出力用クロックドインバータ回路１９、２
０、１５、１６および入力用クロックドインバータ回路
１８が非動作状態（出力がハイインピーダンス状態）に
なる。
９、１０、１１、１２の各出力ｇ、ｉ、ｌ、ｎは、対応
して“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”になるので、入力
用クロックドインバータ回路１３、１４、１７が動作可
能となり、出力用クロックドインバータ回路１９、２
０、１５、１６および入力用クロックドインバータ回路
１８が非動作状態（出力がハイインピーダンス状態）に
なる。
【００３７】従って、外部入出力端子２５から入力する
入力信号は、２段の入力用クロックドインバータ回路１
３、１４、データバス信号線ＤＢＵＳ、入力用クロック
ドインバータ回路１７を経て入力回路２３に入力する。
入力信号は、２段の入力用クロックドインバータ回路１
３、１４、データバス信号線ＤＢＵＳ、入力用クロック
ドインバータ回路１７を経て入力回路２３に入力する。
【００３８】即ち、上記第１実施例のＩＣによれば、Ｉ
Ｃチップの種別をチップ外部で電気的に判別し得る種別
認識信号ｋを生成するための種別認識信号生成回路２１
をＩＣチップ上に有するので、ＩＣチップの種別を短時
間で正確に判別することが可能になる。
Ｃチップの種別をチップ外部で電気的に判別し得る種別
認識信号ｋを生成するための種別認識信号生成回路２１
をＩＣチップ上に有するので、ＩＣチップの種別を短時
間で正確に判別することが可能になる。
【００３９】しかも、上記種別認識信号生成回路２１の
メタル配線２６を、ＩＣの種別を決めるために使用され
るメタル配線マスクと同一マスクに基づいてパターン形
成することが可能であり、上記種別認識信号生成回路２
１を形成するための専用のマスクを必要としないで済
む。
メタル配線２６を、ＩＣの種別を決めるために使用され
るメタル配線マスクと同一マスクに基づいてパターン形
成することが可能であり、上記種別認識信号生成回路２
１を形成するための専用のマスクを必要としないで済
む。
【００４０】なお、本発明のＩＣの第２実施例として、
製造時にイオン注入領域を決めるために使用されるマス
クの種別に応じて、メモリセルトランジスタのオン／オ
フ状態が設定されるＲＯＭと、このＲＯＭのデータによ
り回路動作の種別が設定された回路とを有するＩＣに対
して、前記第１実施例と同様に種別認識信号生成回路を
設けるようにしてもよい。
製造時にイオン注入領域を決めるために使用されるマス
クの種別に応じて、メモリセルトランジスタのオン／オ
フ状態が設定されるＲＯＭと、このＲＯＭのデータによ
り回路動作の種別が設定された回路とを有するＩＣに対
して、前記第１実施例と同様に種別認識信号生成回路を
設けるようにしてもよい。
【００４１】この第２実施例のＩＣでは、前記ＲＯＭの
メモリセルトランジスタを形成するために使用されるマ
スクに基づいて種別認識信号生成回路で使用されるトラ
ンジスタを形成することが可能である。図３および図４
は、上記第２実施例のＩＣに設けられる種別認識信号生
成回路の相異なる具体例を示す。
メモリセルトランジスタを形成するために使用されるマ
スクに基づいて種別認識信号生成回路で使用されるトラ
ンジスタを形成することが可能である。図３および図４
は、上記第２実施例のＩＣに設けられる種別認識信号生
成回路の相異なる具体例を示す。
【００４２】図３の種別認識信号生成回路は、ＶDDノー
ドとＶSSノードとの間に直列に接続されたＰＭＯＳトラ
ンジスタＴＰおよびＮＭＯＳトランジスタＴＮからな
り、上記両トランジスタの各ゲートには前記デコーダ用
のノア回路から出力する制御信号のうちの１つ（本例で
は制御信号ｌ）を反転させるためのインバータ回路３１
の出力信号が入力し、上記両トランジスタのドレイン相
互接続ノード（出力ノード）の電位を回路動作の種別認
識信号ｋとして供給する。
ドとＶSSノードとの間に直列に接続されたＰＭＯＳトラ
ンジスタＴＰおよびＮＭＯＳトランジスタＴＮからな
り、上記両トランジスタの各ゲートには前記デコーダ用
のノア回路から出力する制御信号のうちの１つ（本例で
は制御信号ｌ）を反転させるためのインバータ回路３１
の出力信号が入力し、上記両トランジスタのドレイン相
互接続ノード（出力ノード）の電位を回路動作の種別認
識信号ｋとして供給する。
【００４３】図３の種別認識信号生成回路において、制
御信号ｌが“Ｌ”の場合にはインバータ回路３１の出力
が“Ｈ”になり、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳ
トランジスタＴＮが対応してオフ／オン状態になり、種
別認識信号ｋが“Ｌ”になる。
御信号ｌが“Ｌ”の場合にはインバータ回路３１の出力
が“Ｈ”になり、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳ
トランジスタＴＮが対応してオフ／オン状態になり、種
別認識信号ｋが“Ｌ”になる。
【００４４】これに対して、制御信号ｌが“Ｈ”の場合
にはインバータ回路３１の出力が“Ｌ”になり、ＰＭＯ
ＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮが対応
してオン／オフ状態になり、種別認識信号ｋが“Ｈ”に
なる。
にはインバータ回路３１の出力が“Ｌ”になり、ＰＭＯ
ＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮが対応
してオン／オフ状態になり、種別認識信号ｋが“Ｈ”に
なる。
【００４５】ここで、メモリセル用のＮＭＯＳトランジ
スタの複数個が直列に接続される方式のアンド型ＲＯＭ
を有するＩＣにおいて、メモリセル用の所望のＮＭＯＳ
トランジスタのドレイン・ソース間を短絡させる（オン
状態に設定する）ようにＰ型不純物のイオン注入を行う
ためのマスクを使用する場合、このマスクに基づいて上
記種別認識信号生成回路のＮＭＯＳトランジスタＴＮを
形成すると、ＶDDノードとＶSSノードとの間が短絡す
る。しかし、上記種別認識信号生成回路のＰＭＯＳトラ
ンジスタＴＰのインピーダンスをＮＭＯＳトランジスタ
ＴＮのインピーダンスより大きく設定しておくことによ
り、種別認識信号ｋが“Ｌ”になる。
スタの複数個が直列に接続される方式のアンド型ＲＯＭ
を有するＩＣにおいて、メモリセル用の所望のＮＭＯＳ
トランジスタのドレイン・ソース間を短絡させる（オン
状態に設定する）ようにＰ型不純物のイオン注入を行う
ためのマスクを使用する場合、このマスクに基づいて上
記種別認識信号生成回路のＮＭＯＳトランジスタＴＮを
形成すると、ＶDDノードとＶSSノードとの間が短絡す
る。しかし、上記種別認識信号生成回路のＰＭＯＳトラ
ンジスタＴＰのインピーダンスをＮＭＯＳトランジスタ
ＴＮのインピーダンスより大きく設定しておくことによ
り、種別認識信号ｋが“Ｌ”になる。
【００４６】上記図３の種別認識信号生成回路が図１中
の出力回路２１として設けられている場合には、前述し
たように制御信号ｌが“Ｈ”の時に、前記種別認識信号
ｋが出力用クロックドインバータ回路１９、データバス
信号線ＤＢＵＳ、２段の出力用クロックドインバータ回
路１５、１６を経て外部入出力端子２５から外部に出力
する。
の出力回路２１として設けられている場合には、前述し
たように制御信号ｌが“Ｈ”の時に、前記種別認識信号
ｋが出力用クロックドインバータ回路１９、データバス
信号線ＤＢＵＳ、２段の出力用クロックドインバータ回
路１５、１６を経て外部入出力端子２５から外部に出力
する。
【００４７】図４の種別認識信号生成回路は、ＶDDノー
ドとＶSSノードとの間に直列に接続されたＰＭＯＳトラ
ンジスタＴＰおよびＮＭＯＳトランジスタＴＮからな
り、上記両トランジスタの各ゲートには前記デコーダ用
のノア回路から出力する制御信号のうちの１つ（本例で
は制御信号ｌ）が入力し、上記両トランジスタのドレイ
ン相互接続ノード（出力ノード）の電位を回路動作の種
別認識信号ｋとして供給する。
ドとＶSSノードとの間に直列に接続されたＰＭＯＳトラ
ンジスタＴＰおよびＮＭＯＳトランジスタＴＮからな
り、上記両トランジスタの各ゲートには前記デコーダ用
のノア回路から出力する制御信号のうちの１つ（本例で
は制御信号ｌ）が入力し、上記両トランジスタのドレイ
ン相互接続ノード（出力ノード）の電位を回路動作の種
別認識信号ｋとして供給する。
【００４８】図４の種別認識信号生成回路の動作は、図
３を参照して前述した種別認識信号生成回路の動作と基
本的に同様であるが、種別認識信号ｋの有意レベルを
“Ｈ”とした点が異なる。
３を参照して前述した種別認識信号生成回路の動作と基
本的に同様であるが、種別認識信号ｋの有意レベルを
“Ｈ”とした点が異なる。
【００４９】即ち、制御信号ｌが“Ｌ”の場合には、Ｐ
ＭＯＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮが
対応してオン／オフ状態になり、種別認識信号ｋが
“Ｈ”になる。これに対して、制御信号ｌが“Ｈ”の場
合には、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳトランジ
スタＴＮが対応してオフ／オン状態になり、種別認識信
号ｋが“Ｌ”になる。
ＭＯＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮが
対応してオン／オフ状態になり、種別認識信号ｋが
“Ｈ”になる。これに対して、制御信号ｌが“Ｈ”の場
合には、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳトランジ
スタＴＮが対応してオフ／オン状態になり、種別認識信
号ｋが“Ｌ”になる。
【００５０】ここで、メモリセル用のＰＭＯＳトランジ
スタの複数個が直列に接続される方式のアンド型ＲＯＭ
を有するＩＣにおいて、メモリセル用の所望のＰＭＯＳ
トランジスタのドレイン・ソース間を短絡させる（オン
状態に設定する）ようにＮ型不純物のイオン注入を行う
ためのマスクを使用する場合、このマスクに基づいて上
記種別認識信号生成回路のＰＭＯＳトランジスタＴＰを
形成すると、ＶDDノードとＶSSノードとの間が短絡す
る。しかし、上記種別認識信号生成回路のＮＭＯＳトラ
ンジスタＴＮのインピーダンスをＰＭＯＳトランジスタ
ＴＰのインピーダンスより大きく設定しておくことによ
り、種別認識信号ｋが“Ｈ”になる。
スタの複数個が直列に接続される方式のアンド型ＲＯＭ
を有するＩＣにおいて、メモリセル用の所望のＰＭＯＳ
トランジスタのドレイン・ソース間を短絡させる（オン
状態に設定する）ようにＮ型不純物のイオン注入を行う
ためのマスクを使用する場合、このマスクに基づいて上
記種別認識信号生成回路のＰＭＯＳトランジスタＴＰを
形成すると、ＶDDノードとＶSSノードとの間が短絡す
る。しかし、上記種別認識信号生成回路のＮＭＯＳトラ
ンジスタＴＮのインピーダンスをＰＭＯＳトランジスタ
ＴＰのインピーダンスより大きく設定しておくことによ
り、種別認識信号ｋが“Ｈ”になる。
【００５１】そして、上記図４の種別認識信号生成回路
が図１中の出力回路２１として設けられている場合に
は、前述したように制御信号ｌが“Ｈ”の時に、前記種
別認識信号ｋが出力用クロックドインバータ回路１９、
データバス信号線ＤＢＵＳ、２段の出力用クロックドイ
ンバータ回路１５、１６を経て外部入出力端子２５から
外部に出力する。
が図１中の出力回路２１として設けられている場合に
は、前述したように制御信号ｌが“Ｈ”の時に、前記種
別認識信号ｋが出力用クロックドインバータ回路１９、
データバス信号線ＤＢＵＳ、２段の出力用クロックドイ
ンバータ回路１５、１６を経て外部入出力端子２５から
外部に出力する。
【００５２】
【発明の効果】上述したように本発明のＩＣによれば、
ＩＣチップの種別をチップ外部で電気的に判別し得る種
別認識信号を生成するための種別認識信号生成回路を有
するので、ＩＣチップの種別を短時間で正確に判別する
ことができる。
ＩＣチップの種別をチップ外部で電気的に判別し得る種
別認識信号を生成するための種別認識信号生成回路を有
するので、ＩＣチップの種別を短時間で正確に判別する
ことができる。
【００５３】しかも、種別認識信号生成回路を、ＩＣの
種別を決めるために使用されるマスクと同一マスクに基
づいて作成することができ、種別認識信号生成回路を形
成するための専用のマスクを必要としないで済む。
種別を決めるために使用されるマスクと同一マスクに基
づいて作成することができ、種別認識信号生成回路を形
成するための専用のマスクを必要としないで済む。
【図１】本発明の第１実施例に係るＩＣの一部を示す論
理回路図。
理回路図。
【図２】図１中の種別認識信号生成回路の一例を示す回
路図。
路図。
【図３】本発明の第２実施例に係るＩＣに設けられる種
別認識信号生成回路の一例を示す回路図。
別認識信号生成回路の一例を示す回路図。
【図４】図３の種別認識信号生成回路の変形例を示す回
路図。
路図。
【図５】従来のＩＣの製造時に使用されるメタル配線マ
スク上の種別認識用のＲＯＭコード番号のパターンの一
例を示す図。
スク上の種別認識用のＲＯＭコード番号のパターンの一
例を示す図。
１…第１の外部入力端子、２…第２の外部入力端子、
３、４…プルアップ用抵抗、５〜８…インバータ回路、
９〜１２…ノア回路、１３、１４、１７、１８…入力用
クロックドインバータ回路、１５、１６、１９、２０…
出力用クロックドインバータ回路、２１…出力回路（種
別認識信号生成回路）、２２…出力回路、２３、２４…
入力回路、２５…外部入出力端子、２６…種別認識信号
生成回路のメタル配線、ｇ、ｉ、ｌ、ｎ…制御信号、Ｄ
ＢＵＳ…データバス信号線、ＴＰ…ＰＭＯＳトランジス
タ、ＴＮ…ＮＭＯＳトランジスタ。
３、４…プルアップ用抵抗、５〜８…インバータ回路、
９〜１２…ノア回路、１３、１４、１７、１８…入力用
クロックドインバータ回路、１５、１６、１９、２０…
出力用クロックドインバータ回路、２１…出力回路（種
別認識信号生成回路）、２２…出力回路、２３、２４…
入力回路、２５…外部入出力端子、２６…種別認識信号
生成回路のメタル配線、ｇ、ｉ、ｌ、ｎ…制御信号、Ｄ
ＢＵＳ…データバス信号線、ＴＰ…ＰＭＯＳトランジス
タ、ＴＮ…ＮＭＯＳトランジスタ。
Claims (4)
- 【請求項１】 製造時に少なくとも１層分の配線のパタ
ーンを決めるために使用される配線マスクの種別に応じ
て回路動作の種別が設定された集積回路チップ上の回路
と、 集積回路チップの外部入出力端子に接続されている少な
くとも１本のデータバス信号線と、 このデータバス信号線に対して入力用クロックドインバ
ータ回路を介して接続された少なくとも１個の入力回路
と、 前記データバス信号線に対して出力用クロックドインバ
ータ回路を介して接続された少なくとも１個の出力回路
と、 制御信号入力をデコードして前記入力用クロックドイン
バータ回路および出力用クロックドインバータ回路を制
御するための制御信号を生成するデコーダ回路と、 前記出力用クロックドインバータ回路のうちの少なくと
も１個の入力ノードと２つの電源ノードのうちのいずれ
か一方とを接続する配線からなる種別認識信号生成回路
とを具備することを特徴とする。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記種別認識信号生成回路の配線は、前記回路動作の種
別を設定するために使用される配線マスクに基づいてパ
ターン形成されることを特徴とする半導体集積回路。 - 【請求項３】 集積回路チップ上に形成され、製造時に
イオン注入領域を決めるために使用されるマスクの種別
に応じて、メモリセル用のＭＯＳトランジスタのオン／
オフ状態が設定されるＲＯＭと、 このＲＯＭのデータにより回路動作の種別が設定された
回路と、 集積回路チップの外部入出力端子に接続されている少な
くとも１本以上のデータバス信号線と、 このデータバス信号線に対して入力用クロックドインバ
ータ回路を介して接続された少なくとも１個の入力回路
と、 前記データバス信号線に対して出力用クロックドインバ
ータ回路を介して接続された少なくとも１個の出力回路
と、 制御入力をデコードして前記入力用クロックドインバー
タ回路または出力用クロックドインバータ回路に供給す
るための制御信号を生成するデコーダ回路と、 このデコーダ回路から出力する制御信号のうちの１つが
入力するインバータ回路と、 第１電源ノードと第２電源ノードとの間に直列に接続さ
れたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
からなり、上記両トランジスタの各ゲートに前記インバ
ータ回路の出力信号が入力し、上記両トランジスタのド
レイン相互接続ノードの出力電位を回路動作の種別認識
信号として前記出力用クロックドインバータ回路のうち
の少なくとも１個の入力として供給する種別認識信号生
成回路とを具備することを特徴とする半導体集積回路。 - 【請求項４】 請求項２記載の半導体集積回路におい
て、 前記種別認識信号生成回路のトランジスタは、前記ＲＯ
Ｍのメモリセル用のＭＯＳトランジスタのオン／オフ状
態を設定するために使用されるマスクに基づいてオン／
オフ状態が設定されることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026511A JPH06242191A (ja) | 1993-02-16 | 1993-02-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026511A JPH06242191A (ja) | 1993-02-16 | 1993-02-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242191A true JPH06242191A (ja) | 1994-09-02 |
Family
ID=12195508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5026511A Withdrawn JPH06242191A (ja) | 1993-02-16 | 1993-02-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184504A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 温度測定方法及び装置 |
-
1993
- 1993-02-16 JP JP5026511A patent/JPH06242191A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184504A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 温度測定方法及び装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |