JPH06242418A - 液晶表示装置のアクティブマトリクス - Google Patents
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Abstract
(57)【要約】
【目的】 フリッカー効果を防止することのできる液晶
表示装置のアクティブマトリクスを提供することを目的
とする。 【構成】 複数の画素と、アドレスバスと、複数のデー
タバスとを備えた液晶表示装置のアクティブマトリクス
において、各画素が、表示電極４と、第１及び第２のＴ
ＦＴ３、５とからなる。第１のＴＦＴ３は一つのアドレ
スバス１─１に結合され、第２のＴＦＴ５は次のアドレ
スバス１─２に結合される。ダイオード８が第２のＴＦ
Ｔ５と組合せて設けられ、それによってアドレス信号が
高い信号レベルから低い信号レベルへ変わるときの間に
表示電極４において実質的に同じ電圧が維持されるよう
にした。
表示装置のアクティブマトリクスを提供することを目的
とする。 【構成】 複数の画素と、アドレスバスと、複数のデー
タバスとを備えた液晶表示装置のアクティブマトリクス
において、各画素が、表示電極４と、第１及び第２のＴ
ＦＴ３、５とからなる。第１のＴＦＴ３は一つのアドレ
スバス１─１に結合され、第２のＴＦＴ５は次のアドレ
スバス１─２に結合される。ダイオード８が第２のＴＦ
Ｔ５と組合せて設けられ、それによってアドレス信号が
高い信号レベルから低い信号レベルへ変わるときの間に
表示電極４において実質的に同じ電圧が維持されるよう
にした。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクスを
有する液晶表示装置に関し、さらに詳細には、その中の
スイッチングトランジスタによって生じるフリッカー効
果を補正することのできる液晶表示装置のアクティブマ
トリクスに関する。
有する液晶表示装置に関し、さらに詳細には、その中の
スイッチングトランジスタによって生じるフリッカー効
果を補正することのできる液晶表示装置のアクティブマ
トリクスに関する。
【０００２】
【従来の技術】近年、コンピュータ技術や消費者のエレ
クトロニクス応用のために高い品質の画像をもった液晶
表示装置（以後ＬＣＤと言う）の要求が増大している。
スイッチング素子として薄膜トランジスタ（以後ＴＦＴ
と言う）を利用したアクティブマトリクスを有するＬＣ
Ｄは高い品質の画像を提供できることが知られている。
（例えば、特開昭６０─１９２３６９号公報参照）。
クトロニクス応用のために高い品質の画像をもった液晶
表示装置（以後ＬＣＤと言う）の要求が増大している。
スイッチング素子として薄膜トランジスタ（以後ＴＦＴ
と言う）を利用したアクティブマトリクスを有するＬＣ
Ｄは高い品質の画像を提供できることが知られている。
（例えば、特開昭６０─１９２３６９号公報参照）。
【０００３】図７を参照すると、そのようなアクティブ
マトリクスを有するＬＣＤは、複数のアドレスバス１─
１、１─２、１─３、・・・１─ｎと、アドレスバスと
直交する複数のデータバス２─１、２─２、２─３、・
・・２─ｍと、ｎ行及びｍ列の行列で配置された複数の
表示電極４とを含む。各画素は一対の隣接するアドレス
バスと一対の隣接するデータバスとで囲まれている。各
画素はＴＦＴ３と表示電極４とを含む。表示電極４はＴ
ＦＴ３を介して対応するアドレスバス及び対応するデー
タバスに結合される。より詳細には、各画素について、
ＴＦＴ３のドレインは隣接のデータバスに接続され、ゲ
ートは隣接のアドレスバスに接続され、ソースは表示電
極４に接続される。製造時に信号バスの欠陥があると画
素が働けなくなるので、そのようなアクティブマトリク
スを有するＬＣＤは、作動の信頼性が低く、画像の品質
が低い。
マトリクスを有するＬＣＤは、複数のアドレスバス１─
１、１─２、１─３、・・・１─ｎと、アドレスバスと
直交する複数のデータバス２─１、２─２、２─３、・
・・２─ｍと、ｎ行及びｍ列の行列で配置された複数の
表示電極４とを含む。各画素は一対の隣接するアドレス
バスと一対の隣接するデータバスとで囲まれている。各
画素はＴＦＴ３と表示電極４とを含む。表示電極４はＴ
ＦＴ３を介して対応するアドレスバス及び対応するデー
タバスに結合される。より詳細には、各画素について、
ＴＦＴ３のドレインは隣接のデータバスに接続され、ゲ
ートは隣接のアドレスバスに接続され、ソースは表示電
極４に接続される。製造時に信号バスの欠陥があると画
素が働けなくなるので、そのようなアクティブマトリク
スを有するＬＣＤは、作動の信頼性が低く、画像の品質
が低い。
【０００４】アクティブマトリクスを有するＬＣＤの作
動の信頼性を改善するために、アクティブマトリクスの
回路に冗長構成を備えることが知られている。（例え
ば、特許明細書Ｎ２５８２４３１、Ｇ０９Ｆ ３／００
参照）。図８を参照すると、上記した信号バスの欠陥に
よる失敗を正すために、そのようなアクティブマトリク
スの回路の各画素は、第１のＴＦＴ３とともに、第２の
冗長のＴＦＴ５を含み、表示電極４は画素に隣接する２
つのアドレスバスに結合され、２つのアドレスバスのう
ちの第１の一つは第１のＴＦＴ３を介し、２つのアドレ
スバスのうちの第２の一つは第２のＴＦＴ５を介して接
続される。２つのアドレスバスのうちの一つに欠陥がで
きても、画素の表示電極は２つのスイッチングトランジ
スタのそれぞれ一つを介してもう一方の欠陥のないアド
レスバスに結合されており、データバスからのビデオ信
号を得ることができるので、そのようなアプローチは画
素の作動の信頼性を改善する。
動の信頼性を改善するために、アクティブマトリクスの
回路に冗長構成を備えることが知られている。（例え
ば、特許明細書Ｎ２５８２４３１、Ｇ０９Ｆ ３／００
参照）。図８を参照すると、上記した信号バスの欠陥に
よる失敗を正すために、そのようなアクティブマトリク
スの回路の各画素は、第１のＴＦＴ３とともに、第２の
冗長のＴＦＴ５を含み、表示電極４は画素に隣接する２
つのアドレスバスに結合され、２つのアドレスバスのう
ちの第１の一つは第１のＴＦＴ３を介し、２つのアドレ
スバスのうちの第２の一つは第２のＴＦＴ５を介して接
続される。２つのアドレスバスのうちの一つに欠陥がで
きても、画素の表示電極は２つのスイッチングトランジ
スタのそれぞれ一つを介してもう一方の欠陥のないアド
レスバスに結合されており、データバスからのビデオ信
号を得ることができるので、そのようなアプローチは画
素の作動の信頼性を改善する。
【０００５】しかし、このアプローチにも、スイッチン
グトランジスタのゲートとソースとの間に存在する容量
によって生じるフリッカー効果が表示電極４の電圧に影
響するという欠点がある。図９はＴＦＴ３に対応する略
回路図である。参照数字１はデータバスであり、Ｕ1 は
それに印加されるビデオ信号である。参照数字２はアド
レスバスであり、Ｕ2 はそれに印加されるアドレス信号
である。参照数字６は（図８の）表示電極４とＬＣＤ共
通電極（図示せず）との間に形成される液晶セルの容量
である。参照数字７はＴＦＴ３のゲートとソースとの間
に形成される寄生容量である。Ｕ0 はＬＣＤの共通電極
に印加され、共通のグランド電圧（すなわち０）と等し
くなる電圧である。
グトランジスタのゲートとソースとの間に存在する容量
によって生じるフリッカー効果が表示電極４の電圧に影
響するという欠点がある。図９はＴＦＴ３に対応する略
回路図である。参照数字１はデータバスであり、Ｕ1 は
それに印加されるビデオ信号である。参照数字２はアド
レスバスであり、Ｕ2 はそれに印加されるアドレス信号
である。参照数字６は（図８の）表示電極４とＬＣＤ共
通電極（図示せず）との間に形成される液晶セルの容量
である。参照数字７はＴＦＴ３のゲートとソースとの間
に形成される寄生容量である。Ｕ0 はＬＣＤの共通電極
に印加され、共通のグランド電圧（すなわち０）と等し
くなる電圧である。
【０００６】図１０はＵ1 、Ｕ2 、Ｕd の電圧波形図で
あり、ここでＵd は表示電極４における電圧である。Ｔ
はアドレス信号Ｕ2 の期間であり、ｔはアドレス信号Ｕ
2 のピーク対ピーク電圧Ｕ2mを有する正パルスの幅であ
る。そのようなアドレス信号Ｕ2 の正パルスがＴＦＴ３
のゲートに印加されるとき、ＴＦＴ３は活性化され、よ
ってＴＦＴ３のドレインとソースとの間に形成されるチ
ャネルの抵抗が、表示電極がデータバス１から印加され
るビデオ信号Ｕ1 の電圧レベルへチャージされる程度へ
減少する。
あり、ここでＵd は表示電極４における電圧である。Ｔ
はアドレス信号Ｕ2 の期間であり、ｔはアドレス信号Ｕ
2 のピーク対ピーク電圧Ｕ2mを有する正パルスの幅であ
る。そのようなアドレス信号Ｕ2 の正パルスがＴＦＴ３
のゲートに印加されるとき、ＴＦＴ３は活性化され、よ
ってＴＦＴ３のドレインとソースとの間に形成されるチ
ャネルの抵抗が、表示電極がデータバス１から印加され
るビデオ信号Ｕ1 の電圧レベルへチャージされる程度へ
減少する。
【０００７】アドレス信号Ｕ2 の正パルスがＴＦＴ３に
印加される期間に、寄生容量７が（Ｕ1 −Ｕ2 ）の電圧
差へチャージされ、液晶セルの容量６が（Ｕ1 −Ｕ0 ）
の電圧差へチャージされる。その後、アドレス信号が正
パルスのハイ状態から定常的なロー状態へ変わり、ＴＦ
Ｔ３は不活性化され、容量６、７、がリチャージされて
表示電極４におけるビデオ信号電圧が％Ｕだけ変化す
る。 ％Ｕ＝（Ｕ2 ×Ｃ7 ）／（Ｃ6 ＋Ｃ7 ） （１） ここで、Ｃ6 は液晶（ＬＣ）セルの容量６の容量、Ｃ7
は寄生容量７の容量である。
印加される期間に、寄生容量７が（Ｕ1 −Ｕ2 ）の電圧
差へチャージされ、液晶セルの容量６が（Ｕ1 −Ｕ0 ）
の電圧差へチャージされる。その後、アドレス信号が正
パルスのハイ状態から定常的なロー状態へ変わり、ＴＦ
Ｔ３は不活性化され、容量６、７、がリチャージされて
表示電極４におけるビデオ信号電圧が％Ｕだけ変化す
る。 ％Ｕ＝（Ｕ2 ×Ｃ7 ）／（Ｃ6 ＋Ｃ7 ） （１） ここで、Ｃ6 は液晶（ＬＣ）セルの容量６の容量、Ｃ7
は寄生容量７の容量である。
【０００８】
【発明が解決しようとする課題】期間Ｔの間に、データ
バスラインＵ1 に印加されたビデオ信号が正の極性をも
つならば、表示電極４における絶対電圧値Ｕd は（Ｕ1
−％Ｕ）となる。しかし、ビデオ信号が負の極性をもつ
ならば、表示電極４における絶対電圧値Ｕd は（Ｕ1 ＋
％Ｕ）となる。従って、同じ絶対値の電圧が期間Ｔの間
にデータバスに印加されたとしても、ＬＣＤの表示電極
における（すなわち、液晶セルへ印加された）電圧はビ
デオ信号の極性に従ってビデオ信号Ｕ1 のものとは異な
る。よって得られるＬＣＤの画像の輝度が変化し、望ま
しくないフリッカー効果を生じさせ、透過する画像の品
質が低下する。本発明はこの問題点を解決することので
きる液晶表示装置のアクティブマトリクスを提供するこ
とである。
バスラインＵ1 に印加されたビデオ信号が正の極性をも
つならば、表示電極４における絶対電圧値Ｕd は（Ｕ1
−％Ｕ）となる。しかし、ビデオ信号が負の極性をもつ
ならば、表示電極４における絶対電圧値Ｕd は（Ｕ1 ＋
％Ｕ）となる。従って、同じ絶対値の電圧が期間Ｔの間
にデータバスに印加されたとしても、ＬＣＤの表示電極
における（すなわち、液晶セルへ印加された）電圧はビ
デオ信号の極性に従ってビデオ信号Ｕ1 のものとは異な
る。よって得られるＬＣＤの画像の輝度が変化し、望ま
しくないフリッカー効果を生じさせ、透過する画像の品
質が低下する。本発明はこの問題点を解決することので
きる液晶表示装置のアクティブマトリクスを提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明による液晶表示装
置のアクティブマトリクスは、複数の画素と、高い信号
レベル及び低い定常状態の信号レベルが印加される複数
のアドレスバスと、該アドレスバスと直交する複数のデ
ータバスとを備える。各画素が、少なくとも１つの表示
電極手段と、該表示電極手段と該アドレスバスのうちの
第１のそれぞれ一つと該データバスのそれぞれ一つとの
間に結合される第１のスイッチ手段と、該表示電極手段
と該アドレスバスのうちの第２のそれぞれ一つと該デー
タバスのそれぞれ一つとの間に結合される第２のスイッ
チ手段とを備える。該第２のスイッチ手段は該表示電極
手段が放電するのを防止する手段を含み、それによって
アドレス信号が高い信号レベルから低い信号レベルへ変
わるときの間に該表示電極手段において実質的に同じ電
圧が維持されるようになっている。
置のアクティブマトリクスは、複数の画素と、高い信号
レベル及び低い定常状態の信号レベルが印加される複数
のアドレスバスと、該アドレスバスと直交する複数のデ
ータバスとを備える。各画素が、少なくとも１つの表示
電極手段と、該表示電極手段と該アドレスバスのうちの
第１のそれぞれ一つと該データバスのそれぞれ一つとの
間に結合される第１のスイッチ手段と、該表示電極手段
と該アドレスバスのうちの第２のそれぞれ一つと該デー
タバスのそれぞれ一つとの間に結合される第２のスイッ
チ手段とを備える。該第２のスイッチ手段は該表示電極
手段が放電するのを防止する手段を含み、それによって
アドレス信号が高い信号レベルから低い信号レベルへ変
わるときの間に該表示電極手段において実質的に同じ電
圧が維持されるようになっている。
【００１０】本発明の目的及び利点は部分的には次に述
べる説明に含まれており、また部分的には次の説明から
自明となり、あるいは本発明の実施から自明となろう。
本発明の目的及び利点は特許請求の範囲に記載した手段
及び組合せにより実現され、達成されることができる。
添付の図面は明細書とともに本発明の実施例を示し、本
発明の原理を説明するものである。
べる説明に含まれており、また部分的には次の説明から
自明となり、あるいは本発明の実施から自明となろう。
本発明の目的及び利点は特許請求の範囲に記載した手段
及び組合せにより実現され、達成されることができる。
添付の図面は明細書とともに本発明の実施例を示し、本
発明の原理を説明するものである。
【００１１】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。図面においては、同じ参照符号が同じ部材
を示すのに使用される。図１は本発明の第１実施例によ
る液晶表示装置のアクティブマトリクスを示す回路図で
ある。アクティブマトリクスは直交するｎ行とｍ列の複
数の画素を含む。各画素は表示電極４と、第１のＴＦＴ
３と、第２のＴＦＴ５と、ダイオード８とを含む。アク
ティブマトリクスは複数のアドレスバス１─１、１─
２、１─３・・・１─ｎ、１─（ｎ＋１）と、データバ
ス２─１、２─２、２─３・・・２─ｍ、１─（ｍ＋
１）とを含む。表示電極４は隣接する２つのアドレスバ
スに結合される。例えば、表示電極４は第１のＴＦＴ３
を介して第１の隣接するアドレスバス１─１に結合さ
れ、且つ第２のＴＦＴ５を介して第２の隣接するアドレ
スバス１─２に結合される。表示電極４は第１及び第２
のＴＦＴ３、５を介して隣接するデータバス２─ｍに結
合される。
て説明する。図面においては、同じ参照符号が同じ部材
を示すのに使用される。図１は本発明の第１実施例によ
る液晶表示装置のアクティブマトリクスを示す回路図で
ある。アクティブマトリクスは直交するｎ行とｍ列の複
数の画素を含む。各画素は表示電極４と、第１のＴＦＴ
３と、第２のＴＦＴ５と、ダイオード８とを含む。アク
ティブマトリクスは複数のアドレスバス１─１、１─
２、１─３・・・１─ｎ、１─（ｎ＋１）と、データバ
ス２─１、２─２、２─３・・・２─ｍ、１─（ｍ＋
１）とを含む。表示電極４は隣接する２つのアドレスバ
スに結合される。例えば、表示電極４は第１のＴＦＴ３
を介して第１の隣接するアドレスバス１─１に結合さ
れ、且つ第２のＴＦＴ５を介して第２の隣接するアドレ
スバス１─２に結合される。表示電極４は第１及び第２
のＴＦＴ３、５を介して隣接するデータバス２─ｍに結
合される。
【００１２】図１の構造は、ダイオード８が表示電極４
と第２のＴＦＴ５との間に配置されている点において図
８の構造と異なっている。さらに詳細には、第１及び第
２のＴＦＴ３、５の各々のドレインがデータバス２─ｍ
に接続され、第１のＴＦＴ３のゲートが第１のアドレス
バス１─１に接続され、第２のＴＦＴ５のゲートが第２
のアドレスバス１─２に接続され、第１のＴＦＴ３のソ
ースが表示電極４に接続される。ダイオード８が第２の
ＴＦＴ５のソースと表示電極４との間に配置されてい
る。第１及び第２のＴＦＴ３、５の各々のソースとドレ
インは逆にすることもできる。
と第２のＴＦＴ５との間に配置されている点において図
８の構造と異なっている。さらに詳細には、第１及び第
２のＴＦＴ３、５の各々のドレインがデータバス２─ｍ
に接続され、第１のＴＦＴ３のゲートが第１のアドレス
バス１─１に接続され、第２のＴＦＴ５のゲートが第２
のアドレスバス１─２に接続され、第１のＴＦＴ３のソ
ースが表示電極４に接続される。ダイオード８が第２の
ＴＦＴ５のソースと表示電極４との間に配置されてい
る。第１及び第２のＴＦＴ３、５の各々のソースとドレ
インは逆にすることもできる。
【００１３】本発明による液晶表示装置のアクティブマ
トリクスの作動について、図１０を参照して説明する。
期間Ｔをもつアドレス信号Ｕ2 が図１０に示されるよう
なタイムシーケンスに従って各アドレスバスに連続的に
供給される。第１の期間Ｔにおいて、正パルスのアドレ
ス信号が第１のアドレスバス１─１に印加されたときの
持続時間ｔの間に、表示電極４が第１のＴＦＴ３を介し
てデータバス２─ｍに電気的に接続される。
トリクスの作動について、図１０を参照して説明する。
期間Ｔをもつアドレス信号Ｕ2 が図１０に示されるよう
なタイムシーケンスに従って各アドレスバスに連続的に
供給される。第１の期間Ｔにおいて、正パルスのアドレ
ス信号が第１のアドレスバス１─１に印加されたときの
持続時間ｔの間に、表示電極４が第１のＴＦＴ３を介し
てデータバス２─ｍに電気的に接続される。
【００１４】第１の期間Ｔの直後の第２の期間Ｔにおい
て、正パルスのアドレス信号が第２のアドレスバス１─
２に印加されたときの持続時間ｔの間に、表示電極４が
第２のＴＦＴ５及びダイオード８を介してデータバス２
─ｍに電気的に接続される。第１の期間Ｔの間に、表示
電極４は第１のＴＦＴ３を介して電圧（Ｕ1 −％Ｕ）へ
チャージされ、そして第２の期間Ｔの間に、ダイオード
８が容量６が放電するのを防止するために、表示電極４
は第２のＴＦＴ５及びダイオード８を介して再チャージ
される。
て、正パルスのアドレス信号が第２のアドレスバス１─
２に印加されたときの持続時間ｔの間に、表示電極４が
第２のＴＦＴ５及びダイオード８を介してデータバス２
─ｍに電気的に接続される。第１の期間Ｔの間に、表示
電極４は第１のＴＦＴ３を介して電圧（Ｕ1 −％Ｕ）へ
チャージされ、そして第２の期間Ｔの間に、ダイオード
８が容量６が放電するのを防止するために、表示電極４
は第２のＴＦＴ５及びダイオード８を介して再チャージ
される。
【００１５】図２は本発明による液晶表示装置のアクテ
ィブマトリクスの液晶セルの、アドレス信号が第２のＴ
ＦＴ５のゲートに印加されたときの機能的な回路図であ
る。図３は第２のアドレスバス１─２の欠陥のために第
２のＴＦＴ５のゲートにアドレス信号が印加されないと
きの図２と同様の図である。液晶セルの容量のチャージ
と放電について図２及び図３を参照して説明する。
ィブマトリクスの液晶セルの、アドレス信号が第２のＴ
ＦＴ５のゲートに印加されたときの機能的な回路図であ
る。図３は第２のアドレスバス１─２の欠陥のために第
２のＴＦＴ５のゲートにアドレス信号が印加されないと
きの図２と同様の図である。液晶セルの容量のチャージ
と放電について図２及び図３を参照して説明する。
【００１６】参照符号６は液晶セルの容量であり、７´
は第２のＴＦＴ５のゲートとソースとの間に形成される
寄生容量であり、９は第１のＴＦＴ３のゲートとソース
との間に形成される寄生容量である。Ｒａは関連するＴ
ＦＴが活性化されたときの抵抗５の抵抗値であり、Ｒｂ
は関連するＴＦＴが不活性化されたときの抵抗値であ
る。
は第２のＴＦＴ５のゲートとソースとの間に形成される
寄生容量であり、９は第１のＴＦＴ３のゲートとソース
との間に形成される寄生容量である。Ｒａは関連するＴ
ＦＴが活性化されたときの抵抗５の抵抗値であり、Ｒｂ
は関連するＴＦＴが不活性化されたときの抵抗値であ
る。
【００１７】図２を参照すると、アドレス信号の電圧レ
ベルＵ2mをもったパルスが第２のＴＦＴ５のゲートに印
加されるときの時間の間に、容量６、７´、９はビデオ
信号電圧Ｕ1 へチャージされ、時定数（Ｒａ×Ｃ6 ）＜
＜t 、すなわちアドレス信号の幅であるので、この電圧
は抵抗１０を介してａ、ｂの点にあらわれる。Ｃ6 ）は
容量６の容量値である。この場合、容量７´（すなわち
第２のＴＦＴ５のゲートとソースとの間に形成される寄
生容量）は電圧（Ｕ1 −Ｕ2m）へチャージされる。
ベルＵ2mをもったパルスが第２のＴＦＴ５のゲートに印
加されるときの時間の間に、容量６、７´、９はビデオ
信号電圧Ｕ1 へチャージされ、時定数（Ｒａ×Ｃ6 ）＜
＜t 、すなわちアドレス信号の幅であるので、この電圧
は抵抗１０を介してａ、ｂの点にあらわれる。Ｃ6 ）は
容量６の容量値である。この場合、容量７´（すなわち
第２のＴＦＴ５のゲートとソースとの間に形成される寄
生容量）は電圧（Ｕ1 −Ｕ2m）へチャージされる。
【００１８】図３を参照すると、参照符号１２は第２の
ＴＦＴ５が不活性化されるときに第２のＴＦＴ５のドレ
インとソースとの間に形成される抵抗（抵抗値Ｒｂ）で
ある。アドレス信号の電圧がＵ2mから低い定常状態の電
圧へ変化するときに、図３の点ａにおける電圧は（Ｕ1
−Ｕ2m）へ低下し、ダイオード８が不活性化され、抵抗
１２の抵抗値がＲｂへ増大する。それから、点ａにおけ
る電圧が時定数（Ｒｂ×Ｃ７´）をもった値Ｕ1 へ増加
し、ダイオード８がスイッチオフされた非導通状態にと
どまっているので、点ｂにおける値Ｕ1 は実際的に同じ
である。Ｃ７´は容量７´の容量である。
ＴＦＴ５が不活性化されるときに第２のＴＦＴ５のドレ
インとソースとの間に形成される抵抗（抵抗値Ｒｂ）で
ある。アドレス信号の電圧がＵ2mから低い定常状態の電
圧へ変化するときに、図３の点ａにおける電圧は（Ｕ1
−Ｕ2m）へ低下し、ダイオード８が不活性化され、抵抗
１２の抵抗値がＲｂへ増大する。それから、点ａにおけ
る電圧が時定数（Ｒｂ×Ｃ７´）をもった値Ｕ1 へ増加
し、ダイオード８がスイッチオフされた非導通状態にと
どまっているので、点ｂにおける値Ｕ1 は実際的に同じ
である。Ｃ７´は容量７´の容量である。
【００１９】表示電極４は第２のＴＦＴ５及びダイオー
ド８を介してデータバスのビデオ信号の電圧Ｕ1 へチャ
ージされ、この電圧は残りの期間Ｔの間不変である。ダ
イオード８は第２のＴＦＴ５のソースと表示電極４との
間にあるので、容量６、９の再チャージが防止される。
ド８を介してデータバスのビデオ信号の電圧Ｕ1 へチャ
ージされ、この電圧は残りの期間Ｔの間不変である。ダ
イオード８は第２のＴＦＴ５のソースと表示電極４との
間にあるので、容量６、９の再チャージが防止される。
【００２０】ダイオード８については、ピンダイオード
や、ショットキーダイオードや、ゲートとドレインが互
いに連結されたＭＩＳ（金属絶縁体半導体）トランジス
タを使用することができる。第２のスイッチングトラン
ジスタ８とダイオード８との組合せ構造については、シ
ョットキーダイオード又はゲートとドレインが互いに連
結されたＭＩＳトランジスタとともに形成された薄膜フ
ィルムトランジスタがデザイン及び技術的に簡単に得ら
れる。
や、ショットキーダイオードや、ゲートとドレインが互
いに連結されたＭＩＳ（金属絶縁体半導体）トランジス
タを使用することができる。第２のスイッチングトラン
ジスタ８とダイオード８との組合せ構造については、シ
ョットキーダイオード又はゲートとドレインが互いに連
結されたＭＩＳトランジスタとともに形成された薄膜フ
ィルムトランジスタがデザイン及び技術的に簡単に得ら
れる。
【００２１】シットキーダイオードをもった本発明によ
る液晶表示装置のアクティブマトリクスが、図４及び図
５を参照して説明される。図４は図１のアクティブマト
リクスの一画素の部分のレイアウトを示す図である。参
照符号３、５は第１及び第２のＴＦＴであり、４は表示
電極、１─２、１─３はアドレスバス、２─２、２─３
はデータバス、８はシットキーダイオードである。ハッ
チングの領域はアモルファスシリコンフィルムを示す。
図５は図４の線Ａ─Ａ´に沿った断面図である。
る液晶表示装置のアクティブマトリクスが、図４及び図
５を参照して説明される。図４は図１のアクティブマト
リクスの一画素の部分のレイアウトを示す図である。参
照符号３、５は第１及び第２のＴＦＴであり、４は表示
電極、１─２、１─３はアドレスバス、２─２、２─３
はデータバス、８はシットキーダイオードである。ハッ
チングの領域はアモルファスシリコンフィルムを示す。
図５は図４の線Ａ─Ａ´に沿った断面図である。
【００２２】図５を参照すると、クロムのフィルムが絶
縁基板１２に蒸着される。アドレスバス（図示せず）と
スイッチングトランジスタのゲート１３はこのフィルム
からフォトリソグラフによって形成される。それから、
窒化シリコンフィルム１４がゲート誘電物のために蒸着
される。その後、Ｎ+ ａ−ＳｉＨフィルム及びクロムフ
ィルムが蒸着され、スイッチングトランジスタ５のソー
ス端子１５がフォトリソグラフィを使用して形成され
る。ソース端子１５は同時にシットキーダイオードの端
子としても作用する。
縁基板１２に蒸着される。アドレスバス（図示せず）と
スイッチングトランジスタのゲート１３はこのフィルム
からフォトリソグラフによって形成される。それから、
窒化シリコンフィルム１４がゲート誘電物のために蒸着
される。その後、Ｎ+ ａ−ＳｉＨフィルム及びクロムフ
ィルムが蒸着され、スイッチングトランジスタ５のソー
ス端子１５がフォトリソグラフィを使用して形成され
る。ソース端子１５は同時にシットキーダイオードの端
子としても作用する。
【００２３】それから、アモルファスシリコンフィルム
１６が蒸着され、このフィルムから、スイッチングトラ
ンジスタ５の半導体領域が形成される。その後、透明な
導体の二酸化インジウムフィルムが蒸着され、このフィ
ルムから、表示電極４がフォトリソグラフィを使用して
形成される。それから、Ｎ+ ａ−ＳｉＨ１８、クロム１
９、アルミニウム２０のフィルムが蒸着される。データ
バスライン及び表示電極とスイッチングトランジスタと
の間リンクがフォトリソグラフィを使用して形成され
る。
１６が蒸着され、このフィルムから、スイッチングトラ
ンジスタ５の半導体領域が形成される。その後、透明な
導体の二酸化インジウムフィルムが蒸着され、このフィ
ルムから、表示電極４がフォトリソグラフィを使用して
形成される。それから、Ｎ+ ａ−ＳｉＨ１８、クロム１
９、アルミニウム２０のフィルムが蒸着される。データ
バスライン及び表示電極とスイッチングトランジスタと
の間リンクがフォトリソグラフィを使用して形成され
る。
【００２４】図６は本発明の第２実施例による本発明に
よる液晶表示装置のアクティブマトリクスの回路図であ
る。図６のアクティブマトリクスは画素の表示電極４が
第１のＴＦＴ３を介して第１セットのアドレスバス１─
１及びデータバス２─ｍに接続され、且つ第２のＴＦＴ
５を介して隣接セットのアドレスバス１─２及びデータ
バス２─（ｍ＋１）に接続されている点が図１の実施例
と異なる。さらに詳細には、図６の第２のＴＦＴ５のド
レインがデータバス２─（ｍ＋１）に接続されており、
これは図１の第２のＴＦＴ５のドレインがデータバス２
─ｍに接続されているのと異なる。データバス２─ｍ、
２─（ｍ＋１）のいずれからに欠陥があった場合に、欠
陥のあるデータバスに接続されたＴＦＴが関連する画素
の作動に影響を与えることなく欠陥のあるデータバスか
ら除去されることができるので、この構成は作動の信頼
性を向上させる。図６のアクティブマトリクスは図１の
ものと同様に作用し、且つ図５のものと同様の製造プロ
セスで製造できる。
よる液晶表示装置のアクティブマトリクスの回路図であ
る。図６のアクティブマトリクスは画素の表示電極４が
第１のＴＦＴ３を介して第１セットのアドレスバス１─
１及びデータバス２─ｍに接続され、且つ第２のＴＦＴ
５を介して隣接セットのアドレスバス１─２及びデータ
バス２─（ｍ＋１）に接続されている点が図１の実施例
と異なる。さらに詳細には、図６の第２のＴＦＴ５のド
レインがデータバス２─（ｍ＋１）に接続されており、
これは図１の第２のＴＦＴ５のドレインがデータバス２
─ｍに接続されているのと異なる。データバス２─ｍ、
２─（ｍ＋１）のいずれからに欠陥があった場合に、欠
陥のあるデータバスに接続されたＴＦＴが関連する画素
の作動に影響を与えることなく欠陥のあるデータバスか
ら除去されることができるので、この構成は作動の信頼
性を向上させる。図６のアクティブマトリクスは図１の
ものと同様に作用し、且つ図５のものと同様の製造プロ
セスで製造できる。
【００２５】本発明のアクティブマトリクスにおいて、
ダイオードは表示電極と第２のスイッチングトランジス
タのソース（又はドレイン）との間に配置される、すな
わち、ダイオードは液晶セルの容量とＴＦＴのゲートと
ソースとの間に形成される寄生容量との間に配置される
ものである。ダイオードの極性は、表示電極における電
圧がデータバスにおけるビデオ信号の電圧よりも小さい
場合には、液晶セルの容量がビデオ信号の電圧へチャー
ジされしかし、液晶セルの容量はＴＦＴのゲートとソー
スとの間の容量と関連する電圧へ放電するのを防止され
る、ように選択される。その結果、表示電極におけるビ
デオ信号の電圧が、第２のＴＦＴ５が不活性化されたと
きでさえも変化しない。
ダイオードは表示電極と第２のスイッチングトランジス
タのソース（又はドレイン）との間に配置される、すな
わち、ダイオードは液晶セルの容量とＴＦＴのゲートと
ソースとの間に形成される寄生容量との間に配置される
ものである。ダイオードの極性は、表示電極における電
圧がデータバスにおけるビデオ信号の電圧よりも小さい
場合には、液晶セルの容量がビデオ信号の電圧へチャー
ジされしかし、液晶セルの容量はＴＦＴのゲートとソー
スとの間の容量と関連する電圧へ放電するのを防止され
る、ように選択される。その結果、表示電極におけるビ
デオ信号の電圧が、第２のＴＦＴ５が不活性化されたと
きでさえも変化しない。
【００２６】本発明の精神と範囲から離れることなく本
発明に対して種々の修正や変更を行うことができること
は、当業者にとって明らかであろう。よって本発明は特
許請求の範囲に記載された範囲内でなされる種々の修正
や変更を含むものである。
発明に対して種々の修正や変更を行うことができること
は、当業者にとって明らかであろう。よって本発明は特
許請求の範囲に記載された範囲内でなされる種々の修正
や変更を含むものである。
【図１】本発明の第１実施例の液晶表示装置のアクティ
ブマトリクスを示す回路図である。
ブマトリクスを示す回路図である。
【図２】図１のアクティブマトリクスのある状態での一
部分に相当する図である。
部分に相当する図である。
【図３】図１のアクティブマトリクスの他の状態での一
部分に相当する図である。
部分に相当する図である。
【図４】図１のアクティブマトリクスの一部分のレイア
ウトの平面図である。
ウトの平面図である。
【図５】図４の線Ａ−Ａ´に沿った断面図である。
【図６】本発明の第２実施例の液晶表示装置のアクティ
ブマトリクスを示す回路図である。
ブマトリクスを示す回路図である。
【図７】従来のアクティブマトリクスを示す回路図であ
る。
る。
【図８】冗長構成をもった従来のアクティブマトリクス
を示す回路図である。
を示す回路図である。
【図９】図８のアクティブマトリクス一部分に相当する
図である。
図である。
【図１０】図９の回路構成と関連する波形図である。
３…ＴＦＴ ４…表示電極 ５…ＴＦＴ ８…ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲンナディ ワイ．クラスニコフ ロシア連邦，103460，モスコー，ビルディ ング 1201，アパートメント 112 (72)発明者 ボリス ピー．チェルノロトフ ロシア連邦，103482，モスコー，ビルディ ング 302エー，アパートメント 105
Claims (7)
- 【請求項１】 複数の画素と、高い信号レベル及び低い
定常状態の信号レベルが印加される複数のアドレスバス
と、該アドレスバスと直交する複数のデータバスとを備
えた液晶表示装置のアクティブマトリクスであって、各
画素が、 少なくとも１つの表示電極手段と、 該表示電極手段と該アドレスバスのうちの第１のそれぞ
れ一つと該データバスのそれぞれ一つとの間に結合され
る第１のスイッチ手段と、 該表示電極手段と該アドレスバスのうちの第２のそれぞ
れ一つと該データバスのそれぞれ一つとの間に結合され
る第２のスイッチ手段とを備え、該第２のスイッチ手段
は該表示電極手段が放電するのを防止する手段を含み、
それによってアドレス信号が高い信号レベルから低い信
号レベルへ変わるときの間に該表示電極手段において実
質的に同じ電圧が維持されるようにしたことを特徴とす
る液晶表示装置のアクティブマトリクス。 - 【請求項２】 該放電するのを防止する手段はダイオー
ドを含むことを特徴とする請求項１に記載の液晶表示装
置のアクティブマトリクス。 - 【請求項３】 該ダイオードはショットキーダイオード
を含むことを特徴とする請求項２に記載の液晶表示装置
のアクティブマトリクス。 - 【請求項４】 該ダイオードはドレインゲートが互いに
接続された金属絶縁体半導体トランジスタを含むことを
特徴とする請求項２に記載の液晶表示装置のアクティブ
マトリクス。 - 【請求項５】 該第２のスイッチ手段は該それぞれのデ
ータバスに結合されるドレインと、該第２のアドレスバ
スに結合されるゲートと、該ダイオードの一端に結合さ
れるソースとを有する薄膜トランジスタを含み、該ダイ
オードの他端は、該表示電極手段が放電するのを防止し
それによってアドレス信号が高い信号レベルから低い信
号レベルへ変わるときの間に該表示電極手段において実
質的に同じ電圧が維持されるように該表示電極手段に接
続されることを特徴とする請求項２に記載の液晶表示装
置のアクティブマトリクス。 - 【請求項６】 該第２のスイッチ手段は該それぞれのデ
ータバスに結合されるソースと、該第２のアドレスバス
に結合されるゲートと、該ダイオードの一端に結合され
るドレインとを有する薄膜トランジスタを含み、該ダイ
オードの他端は、該表示電極手段が放電するのを防止し
それによってアドレス信号が高い信号レベルから低い信
号レベルへ変わるときの間に該表示電極手段において実
質的に同じ電圧が維持されるように該表示電極手段に接
続されることを特徴とする請求項２に記載の液晶表示装
置のアクティブマトリクス。 - 【請求項７】 該薄膜トランジスタは金属絶縁体半導体
トランジスタを含むことを特徴とする請求項５又は６に
記載の液晶表示装置のアクティブマトリクス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU92015543/09A RU92015543A (ru) | 1992-12-30 | Активная матрица для жидкокристаллических экранов | |
| RU92015543 | 1992-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242418A true JPH06242418A (ja) | 1994-09-02 |
Family
ID=20134829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349948A Pending JPH06242418A (ja) | 1992-12-30 | 1993-12-29 | 液晶表示装置のアクティブマトリクス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5479280A (ja) |
| JP (1) | JPH06242418A (ja) |
| KR (1) | KR970002986B1 (ja) |
| CN (1) | CN1048559C (ja) |
| DE (1) | DE4344807C2 (ja) |
| FR (1) | FR2700050B1 (ja) |
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| KR100438963B1 (ko) * | 1996-09-19 | 2005-01-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| KR100521256B1 (ko) * | 1998-03-20 | 2006-01-12 | 삼성전자주식회사 | 쌍 박막 트랜지스터를 적용한 액정 표시 장치용 박막 트랜지스터 기판 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05328268A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 液晶表示装置 |
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| US5892824A (en) * | 1996-01-12 | 1999-04-06 | International Verifact Inc. | Signature capture/verification systems and methods |
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