JPH0624247B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH0624247B2 JPH0624247B2 JP59039512A JP3951284A JPH0624247B2 JP H0624247 B2 JPH0624247 B2 JP H0624247B2 JP 59039512 A JP59039512 A JP 59039512A JP 3951284 A JP3951284 A JP 3951284A JP H0624247 B2 JPH0624247 B2 JP H0624247B2
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- JP
- Japan
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- film
- substrate
- semiconductor
- forming
- groove
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MIS型半導体装置及びその製造方法に関す
る。
る。
近年、半導体集積回路の急速な高密度化により、ゲート
長の縮小化や拡散層領域の縮小化がはかられている。し
かしながら、ゲート長の縮小化はしきい値電圧(Vth)の
低下等の短チャネル効果を招き、デバイス特性の悪化を
引起こしていた。
長の縮小化や拡散層領域の縮小化がはかられている。し
かしながら、ゲート長の縮小化はしきい値電圧(Vth)の
低下等の短チャネル効果を招き、デバイス特性の悪化を
引起こしていた。
短チャネル効果を軽減するためには、拡散層（ソース・
ドレイン）の接合深さ(Xj)を浅くすること、ゲート酸化
膜厚を薄くすることやチャネル下の不純物濃度を高くす
る等の方法が取られている。しかし、サブミクロン長程
度或いはそれ以下の素子になると、短チャネル効果を軽
減させるための上記の手法では不十分になり限界となっ
ている。
ドレイン）の接合深さ(Xj)を浅くすること、ゲート酸化
膜厚を薄くすることやチャネル下の不純物濃度を高くす
る等の方法が取られている。しかし、サブミクロン長程
度或いはそれ以下の素子になると、短チャネル効果を軽
減させるための上記の手法では不十分になり限界となっ
ている。
即ち、拡散層の接合深さＸjを浅くするにも限界があ
り、サブミクロン程度のデバイス（特にＰチャネルMOS
トランジスタにおいて）ではこれによる短チャネル効果
の軽減も限界となっている。また、チャネル下の不純物
濃度を高くした場合、同時に拡散層の底部付近の逆導電
型不純物濃度も高くなってしまう。その結果、拡散層の
接合寄生容量が大きくなり、回路の伝搬遅延が大きくな
ってしまう。
り、サブミクロン程度のデバイス（特にＰチャネルMOS
トランジスタにおいて）ではこれによる短チャネル効果
の軽減も限界となっている。また、チャネル下の不純物
濃度を高くした場合、同時に拡散層の底部付近の逆導電
型不純物濃度も高くなってしまう。その結果、拡散層の
接合寄生容量が大きくなり、回路の伝搬遅延が大きくな
ってしまう。
一方、拡散層領域の縮小化もゲート長の縮小化と同様に
難しい問題を含んでいる。即ち、コンタクトホールの大
きさがサブミクロン長或いはそれ以下になると非常に大
きなコンタクト抵抗を持つようになり、コンタクトホー
ルの縮小化が難しくなる。従って、従来の構造では拡散
層領域の縮小化を行うことが極めて困難であり、これが
高集積化を妨げる問題となっている。
難しい問題を含んでいる。即ち、コンタクトホールの大
きさがサブミクロン長或いはそれ以下になると非常に大
きなコンタクト抵抗を持つようになり、コンタクトホー
ルの縮小化が難しくなる。従って、従来の構造では拡散
層領域の縮小化を行うことが極めて困難であり、これが
高集積化を妨げる問題となっている。
また、ダイナミックＲＡＭ等、メモリの記憶セルのトラ
ンスファゲートやセルアレイの周囲に繰り返し配列され
る周辺回路は、高集積化を実現するため素子と素子を接
続する面積を小さくする必要があった。
ンスファゲートやセルアレイの周囲に繰り返し配列され
る周辺回路は、高集積化を実現するため素子と素子を接
続する面積を小さくする必要があった。
本発明の目的は、短チャネル効果を抑えることができ、
かつ拡散層の接合寄生容量を小さくすることができ、且
つ素子間の接続面積を小さくすることができ、高集積化
及び応答特性の高速化をはかり得るMIS型半導体装置の
製造方法を提供することにある。
かつ拡散層の接合寄生容量を小さくすることができ、且
つ素子間の接続面積を小さくすることができ、高集積化
及び応答特性の高速化をはかり得るMIS型半導体装置の
製造方法を提供することにある。
本発明の骨子は、ソース・ドレインを薄い半導体膜から
の不純物の横方向拡散によって形成することにある。
の不純物の横方向拡散によって形成することにある。
即ち本発明は、MIS型半導体装置を製造する際し、半導
体基板の表面側を選択的にエッチングして相互に離間
し、垂直側壁を有する溝部を形成する工程と、これらの
溝部内に絶縁膜を埋め込み、かつ該絶縁膜上面を上記基
板表面より低く形成する工程と、次いで前記溝部内に単
結晶若しくは多結晶の半導体膜を埋め込み、かつ半導体
膜の上面を前記基板表面を越えずに、前記基板表面と略
面一状に形成する工程と、次いで前記溝部間の基板表面
上に熱酸化によりゲート絶縁膜を形成した後、このゲー
ト絶縁膜上にゲート電極を形成する工程と、次いで前記
半導体膜に不純物を高濃度にドープする工程と、しかる
のち熱処理を行い上記半導体膜から前記基板内に不純物
を横方向拡散してソース・ドレインを形成するようにし
た方法である。
体基板の表面側を選択的にエッチングして相互に離間
し、垂直側壁を有する溝部を形成する工程と、これらの
溝部内に絶縁膜を埋め込み、かつ該絶縁膜上面を上記基
板表面より低く形成する工程と、次いで前記溝部内に単
結晶若しくは多結晶の半導体膜を埋め込み、かつ半導体
膜の上面を前記基板表面を越えずに、前記基板表面と略
面一状に形成する工程と、次いで前記溝部間の基板表面
上に熱酸化によりゲート絶縁膜を形成した後、このゲー
ト絶縁膜上にゲート電極を形成する工程と、次いで前記
半導体膜に不純物を高濃度にドープする工程と、しかる
のち熱処理を行い上記半導体膜から前記基板内に不純物
を横方向拡散してソース・ドレインを形成するようにし
た方法である。
本発明によれば、拡散層の深さＸjが、溝部内の絶縁膜
上に形成する半導体膜の厚さで略決まるので、拡散層の
深さＸjを任意に浅くすることができる。このため、サ
ブミクロン長或いはそれ以下の素子でも、しきい値Ｖth
低下の短チャネル効果が十分に抑えられることになり、
素子の微細化及び高性能化に極めて有効である。また、
垂直側壁を有する溝を使っているので、底部に対する角
度が鈍角な側壁の場合に比べて、基板膜厚方向に対して
広がりの小さい拡散層を形成できる。これは垂直側壁の
場合のほうが、溝底部の角部の拡散源となる部分が小さ
いからである。さらに、ソース・ドレインと基板との接
触面積が著しく小さくなるので、拡散層の接合寄生容量
を十分に小さくすることができる。このため、電荷の充
放電による信号の伝搬遅延が小さくなり応答特性の高速
化をはかり得る。また、従来拡散層領域で使われていた
面積が略零に近くなるので、素子の面積を小さくするこ
とができ、装置の高密度化及び大容量化が容易となる。
上に形成する半導体膜の厚さで略決まるので、拡散層の
深さＸjを任意に浅くすることができる。このため、サ
ブミクロン長或いはそれ以下の素子でも、しきい値Ｖth
低下の短チャネル効果が十分に抑えられることになり、
素子の微細化及び高性能化に極めて有効である。また、
垂直側壁を有する溝を使っているので、底部に対する角
度が鈍角な側壁の場合に比べて、基板膜厚方向に対して
広がりの小さい拡散層を形成できる。これは垂直側壁の
場合のほうが、溝底部の角部の拡散源となる部分が小さ
いからである。さらに、ソース・ドレインと基板との接
触面積が著しく小さくなるので、拡散層の接合寄生容量
を十分に小さくすることができる。このため、電荷の充
放電による信号の伝搬遅延が小さくなり応答特性の高速
化をはかり得る。また、従来拡散層領域で使われていた
面積が略零に近くなるので、素子の面積を小さくするこ
とができ、装置の高密度化及び大容量化が容易となる。
第１図は本発明の一実施例に係わるMIS型半導体装置の
概略構成を示す断面図である。図中１１はＮ型の半導体
基板であり、この基板１１の表面側には所定の距離離間
して溝部１２が設けられている。これらの溝部１２内に
は絶縁膜１３が埋め込まれ、さらに絶縁膜１３上にはＰ
型不純物が高濃度にドープされた半導体膜１４が形成さ
れ、この半導体膜１４の上面が基板１１の表面と面一状
になっている。そして、半導体膜１４から上記不純物を
基板１１内に横方向に拡散してソース・ドレイン１５
ａ，１５ｂが形成されている。また、前記溝部１２間の
基板１１表面にはゲート絶縁膜１６を介してゲート電極
１７が形成されている。
概略構成を示す断面図である。図中１１はＮ型の半導体
基板であり、この基板１１の表面側には所定の距離離間
して溝部１２が設けられている。これらの溝部１２内に
は絶縁膜１３が埋め込まれ、さらに絶縁膜１３上にはＰ
型不純物が高濃度にドープされた半導体膜１４が形成さ
れ、この半導体膜１４の上面が基板１１の表面と面一状
になっている。そして、半導体膜１４から上記不純物を
基板１１内に横方向に拡散してソース・ドレイン１５
ａ，１５ｂが形成されている。また、前記溝部１２間の
基板１１表面にはゲート絶縁膜１６を介してゲート電極
１７が形成されている。
このような構成であれば、ソース・ドレイン１５ａ，１
５ｂを形成する拡散層の深さＸjは、絶縁膜１３上の半
導体膜１４から拡散された領域の深さになるため、Ｘj
は半導体膜１３の厚さで略決定される。この半導体膜１
３の厚さは任意に選ぶことができるので、従来のイオン
注入法では達成されないような浅いＸjも可能となる。
従って、短チャネル効果を十分に抑制することができ
る。また、接合容量に関して見れば、溝部１２内に埋め
込まれた絶縁膜１３を介した静電容量と半導体基板１１
と連続する部分での接合容量との和になる。ここで、前
者容量は厚い絶縁膜１３を介しているので十分小さく、
後者容量は接合面積が小さいので十分小さくできる。こ
のため、接合寄生容量を著しく減少させることができ、
応答特性の高速化をはかり得る。
５ｂを形成する拡散層の深さＸjは、絶縁膜１３上の半
導体膜１４から拡散された領域の深さになるため、Ｘj
は半導体膜１３の厚さで略決定される。この半導体膜１
３の厚さは任意に選ぶことができるので、従来のイオン
注入法では達成されないような浅いＸjも可能となる。
従って、短チャネル効果を十分に抑制することができ
る。また、接合容量に関して見れば、溝部１２内に埋め
込まれた絶縁膜１３を介した静電容量と半導体基板１１
と連続する部分での接合容量との和になる。ここで、前
者容量は厚い絶縁膜１３を介しているので十分小さく、
後者容量は接合面積が小さいので十分小さくできる。こ
のため、接合寄生容量を著しく減少させることができ、
応答特性の高速化をはかり得る。
次に、上記構造の半導体装置の製造方法について第２図
(a)〜(j)を参照して説明する。
(a)〜(j)を参照して説明する。
まず、第２図(a)に示す如くＮ型シリコン基板（半導体
基板）１１を準備し、周知の方法により基板１１上に熱
酸化膜２１を４００〔Å〕成長させ、その後ジクロルシ
ラン(SiH2Cl2)とアンモニア(NH3)ガスを成長ガスとして
用いた減圧CVD（Chemical Vapor Deposition）法でシリ
コン窒化膜２２を１０００〔Å〕堆積させる。続いて、
シリコン窒化膜２２上にレジスト２３を塗布し、周知の
方法により露光・現像を行い、素子分離領域以外にレジ
スト２３を残す。次いで、第２図(b)に示す如くレジス
ト２３をマスクとしてシリコン窒化膜２２及び熱酸化膜
２１をエッチングする。続いて、CF4ガスを用いた反応
性イオンエッチング(RIE)法により、シリコン基板１１
を約０．６〔μｍ〕の深さに選択エッチングして溝部１
２を形成する。ここで、溝１２内にはフィールド反転防
止のためにリンを１０13〔１／cm2〕程度イオン注入し
ておく。次いで、600〔℃〕の熱雰囲気においてSiH4とO
2ガスを導入し、第２図(c)に示す如くCVD法により全面
にSiO2膜（絶縁膜）１３を約５０００〔Å〕堆積させ
る。さらに、その上にエッチバック用のレジスト２４を
塗布し表面を平坦化する。次いで、CF4系の反応性ガス
を用いたRIE法により真空度３０〔mmtorr〕程度とし、
レジスト２４とSiO2膜１３とのエッチング比が同じとな
る条件下でレジスト２４がなくなるまでエッチングす
る。これにより、第２図（ｄ）に示すように、SiO2膜１
３は基板１１表面より低く埋め込まれることになる。そ
の後、表面に露出したシリコン窒化膜２２を周知の技術
で除去する。
基板）１１を準備し、周知の方法により基板１１上に熱
酸化膜２１を４００〔Å〕成長させ、その後ジクロルシ
ラン(SiH2Cl2)とアンモニア(NH3)ガスを成長ガスとして
用いた減圧CVD（Chemical Vapor Deposition）法でシリ
コン窒化膜２２を１０００〔Å〕堆積させる。続いて、
シリコン窒化膜２２上にレジスト２３を塗布し、周知の
方法により露光・現像を行い、素子分離領域以外にレジ
スト２３を残す。次いで、第２図(b)に示す如くレジス
ト２３をマスクとしてシリコン窒化膜２２及び熱酸化膜
２１をエッチングする。続いて、CF4ガスを用いた反応
性イオンエッチング(RIE)法により、シリコン基板１１
を約０．６〔μｍ〕の深さに選択エッチングして溝部１
２を形成する。ここで、溝１２内にはフィールド反転防
止のためにリンを１０13〔１／cm2〕程度イオン注入し
ておく。次いで、600〔℃〕の熱雰囲気においてSiH4とO
2ガスを導入し、第２図(c)に示す如くCVD法により全面
にSiO2膜（絶縁膜）１３を約５０００〔Å〕堆積させ
る。さらに、その上にエッチバック用のレジスト２４を
塗布し表面を平坦化する。次いで、CF4系の反応性ガス
を用いたRIE法により真空度３０〔mmtorr〕程度とし、
レジスト２４とSiO2膜１３とのエッチング比が同じとな
る条件下でレジスト２４がなくなるまでエッチングす
る。これにより、第２図（ｄ）に示すように、SiO2膜１
３は基板１１表面より低く埋め込まれることになる。そ
の後、表面に露出したシリコン窒化膜２２を周知の技術
で除去する。
次に、６００〔℃〕の雰囲気下においてSiH4系のガスを
用い、第２図(e)に示す如く全面に多結晶シリコン膜
（半導体膜）１４を約２０００〔Å〕堆積させる。さら
に、その上にエッチバック用のレジスト２５を塗布す
る。次いで、CF4系のガスを用いたRIE法により、レジス
ト２５のエッチングレートが多結晶シリコン膜１４のそ
れより僅かに速くなる条件下で、レジスト２５及び多結
晶シリコン膜１４を熱酸化膜２１に達するまでエッチン
グする。これにより、多結晶シリコン膜１４は第２図
(f)に示す如く溝部１２内のSiO2膜１３上に基板１１表
面と略面一状（基板１１表面を越えずに）に形成される
ことになる。その後、RIEのダメージ層を除去するため
に１０００〔℃〕の熱酸化雰囲気下で５００〔Å〕程度
の酸化膜を形成し、HF系のエッチング液でこれを除去す
る。
用い、第２図(e)に示す如く全面に多結晶シリコン膜
（半導体膜）１４を約２０００〔Å〕堆積させる。さら
に、その上にエッチバック用のレジスト２５を塗布す
る。次いで、CF4系のガスを用いたRIE法により、レジス
ト２５のエッチングレートが多結晶シリコン膜１４のそ
れより僅かに速くなる条件下で、レジスト２５及び多結
晶シリコン膜１４を熱酸化膜２１に達するまでエッチン
グする。これにより、多結晶シリコン膜１４は第２図
(f)に示す如く溝部１２内のSiO2膜１３上に基板１１表
面と略面一状（基板１１表面を越えずに）に形成される
ことになる。その後、RIEのダメージ層を除去するため
に１０００〔℃〕の熱酸化雰囲気下で５００〔Å〕程度
の酸化膜を形成し、HF系のエッチング液でこれを除去す
る。
次に、周知のフォトリソグラフィ技術で素子分離用のレ
ジストパターンを（図示せず）を形成し、これをマスク
としてCCl4ガスを主成分とする反応性ガスを用いたRIE
法により多結晶シリコン膜１４を選択的に除去し、第２
図(g)に示す如く素子分離用の溝２６を形成する。次い
で、９００〜１０００〔℃〕のＯ雰囲気下で熱酸化し、
第２図(h)に示す如く５０〜６００〔Å〕程度のゲート
酸化膜（ゲート絶縁膜）１６を形成する。続いて、CVD
法によりゲート酸化膜１６上にゲート電極用の多結晶シ
リコン膜１７を形成し、これを周知の方法によりパター
ニングしてゲート電極とする。その後、ボロンを３×１
０15〔１／cm2〕程度イオン注入し、前記多結晶シリコ
ン膜１４にＰ型不純物を高濃度にドープする。次いで、
熱処理を施し上記多結晶シリコン膜１４から基板１１内
にボロンを横方向に拡散させ、第２図(i)に示す如くソ
ース・ドレイン１５ａ，１５ｂを形成する。
ジストパターンを（図示せず）を形成し、これをマスク
としてCCl4ガスを主成分とする反応性ガスを用いたRIE
法により多結晶シリコン膜１４を選択的に除去し、第２
図(g)に示す如く素子分離用の溝２６を形成する。次い
で、９００〜１０００〔℃〕のＯ雰囲気下で熱酸化し、
第２図(h)に示す如く５０〜６００〔Å〕程度のゲート
酸化膜（ゲート絶縁膜）１６を形成する。続いて、CVD
法によりゲート酸化膜１６上にゲート電極用の多結晶シ
リコン膜１７を形成し、これを周知の方法によりパター
ニングしてゲート電極とする。その後、ボロンを３×１
０15〔１／cm2〕程度イオン注入し、前記多結晶シリコ
ン膜１４にＰ型不純物を高濃度にドープする。次いで、
熱処理を施し上記多結晶シリコン膜１４から基板１１内
にボロンを横方向に拡散させ、第２図(i)に示す如くソ
ース・ドレイン１５ａ，１５ｂを形成する。
これ以降は、周知の方法により絶縁膜２７及びAl電極２
８等を形成することによって、第２図(j)に示す如くMIS
型半導体装置が完成することになる。
８等を形成することによって、第２図(j)に示す如くMIS
型半導体装置が完成することになる。
かくして形成された半導体装置は、前述した如くソース
・ドレイン１５ａ，１５ｂをなす拡散層の深さＸjを十
分薄くできるので、しきい値電圧Ｖth低下等の短チャネ
ル効果を抑えることができ、素子の高性能化・微細化に
極めて有効である。さらに、拡散層の接合寄生容量が小
さくなることから、電荷の充放電による信号の伝搬遅延
が小さくなり応答特性の高速化をはかり得る。また、隣
接する素子間の分離、つまり拡散層同士の分離をリソグ
ラフィ技術で達成可能な最少幅で実現できるので、素子
分離に要する面積を著しく低減することができる。これ
により、集積回路の高密度化・大容量化が一層容易とな
った。
・ドレイン１５ａ，１５ｂをなす拡散層の深さＸjを十
分薄くできるので、しきい値電圧Ｖth低下等の短チャネ
ル効果を抑えることができ、素子の高性能化・微細化に
極めて有効である。さらに、拡散層の接合寄生容量が小
さくなることから、電荷の充放電による信号の伝搬遅延
が小さくなり応答特性の高速化をはかり得る。また、隣
接する素子間の分離、つまり拡散層同士の分離をリソグ
ラフィ技術で達成可能な最少幅で実現できるので、素子
分離に要する面積を著しく低減することができる。これ
により、集積回路の高密度化・大容量化が一層容易とな
った。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記溝部内に形成する半導体膜は多結晶シ
リコン膜に限定されるものではなく、前記第２図(e)に
示した状態でシリコン基板とつながる部分を種として該
膜を単結晶化させることもできる。さらに、CVD法によ
る多結晶シリコン膜に限らず、エピタキシャル成長させ
た単結晶シリコン膜を用いることも可能である。また、
素子分離手段としては、半導体膜の選択エッチングに限
らず、上記エッチングすべき部分を選択酸化するように
してもよい。また、第３図に示す如く半導体膜上にタン
グステン等の高融点金属膜２９を形成し、コンタクト抵
抗の低減をはかることも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
い。例えば、前記溝部内に形成する半導体膜は多結晶シ
リコン膜に限定されるものではなく、前記第２図(e)に
示した状態でシリコン基板とつながる部分を種として該
膜を単結晶化させることもできる。さらに、CVD法によ
る多結晶シリコン膜に限らず、エピタキシャル成長させ
た単結晶シリコン膜を用いることも可能である。また、
素子分離手段としては、半導体膜の選択エッチングに限
らず、上記エッチングすべき部分を選択酸化するように
してもよい。また、第３図に示す如く半導体膜上にタン
グステン等の高融点金属膜２９を形成し、コンタクト抵
抗の低減をはかることも可能である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
第１図は本発明の一実施例に係わるMIS型半導体装置の
概略構成を示す断面図、第２図(a)〜(j)は上記装置の製
造工程を示す断面図、第３図は変形例を説明するための
断面図である。 １１……Ｎ型シリコン基板（半導体基板）、１２……溝
部、１３……CVD-SiO2膜（絶縁膜）、１４……多結晶シ
リコン膜（半導体膜）、１５ａ，１５ｂ……ソース・ド
レイン、１６……ゲート酸化膜（ゲート絶縁膜）、１７
……多結晶シリコン膜（ゲート電極）、２１……熱酸化
膜、２２……シリコン窒化膜、２３，２４，２５……レ
ジスト、２６……素子分離用溝、２７……絶縁膜、２８
……Al電極。
概略構成を示す断面図、第２図(a)〜(j)は上記装置の製
造工程を示す断面図、第３図は変形例を説明するための
断面図である。 １１……Ｎ型シリコン基板（半導体基板）、１２……溝
部、１３……CVD-SiO2膜（絶縁膜）、１４……多結晶シ
リコン膜（半導体膜）、１５ａ，１５ｂ……ソース・ド
レイン、１６……ゲート酸化膜（ゲート絶縁膜）、１７
……多結晶シリコン膜（ゲート電極）、２１……熱酸化
膜、２２……シリコン窒化膜、２３，２４，２５……レ
ジスト、２６……素子分離用溝、２７……絶縁膜、２８
……Al電極。
Claims (2)
- 【請求項１】半導体基板の表面側を選択的にエッチング
して相互に離間し、垂直側壁を有する溝部を形成する工
程と、これらの溝部内に絶縁膜を埋め込み、かつ該絶縁
膜上面を上記基板表面より低く形成する工程と、次いで
前記溝部内に単結晶若しくは多結晶の半導体膜を埋め込
み、かつ半導体膜の上面を前記基板表面を越えずに、前
記基板表面と略面一状に形成する工程と、次いで前記溝
部間の基板表面上に熱酸化によりゲート絶縁膜を形成し
た後、このゲート絶縁膜上にゲート電極を形成する工程
と、次いで前記半導体膜に不純物を高濃度にドープする
工程と、しかるのち熱処理を行い上記半導体膜から前記
基板内に不純物を横方向拡散してソース・ドレインを形
成する工程とを具備したことを特徴とするＭＩＳ型半導
体装置の製造方法。 - 【請求項２】前記溝部を形成する工程として、前記基板
上に少なくとも一層の半導体酸化膜及びレジスト膜を形
成し、これらの多層膜をパターニングしたのち、該多層
膜をマスクとして上記基板をエッチングするようにした
ことを特徴とする特許請求の範囲第２項記載のＭＩＳ型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039512A JPH0624247B2 (ja) | 1984-03-01 | 1984-03-01 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039512A JPH0624247B2 (ja) | 1984-03-01 | 1984-03-01 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183773A JPS60183773A (ja) | 1985-09-19 |
| JPH0624247B2 true JPH0624247B2 (ja) | 1994-03-30 |
Family
ID=12555089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039512A Expired - Lifetime JPH0624247B2 (ja) | 1984-03-01 | 1984-03-01 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165367A (ja) * | 1986-01-16 | 1987-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| EP0669656A3 (en) * | 1994-02-25 | 1996-02-28 | Matsushita Electric Industrial Co Ltd | Source / drain of a MISFET in a semiconductor device and method of manufacture. |
-
1984
- 1984-03-01 JP JP59039512A patent/JPH0624247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60183773A (ja) | 1985-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |