JPS62165367A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62165367A JPS62165367A JP686386A JP686386A JPS62165367A JP S62165367 A JPS62165367 A JP S62165367A JP 686386 A JP686386 A JP 686386A JP 686386 A JP686386 A JP 686386A JP S62165367 A JPS62165367 A JP S62165367A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- oxide film
- transistor
- area
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に半導体メモリ装置に関し
、拡散技術によってソース、ドレインを縦構造にし、メ
モリセルの高集積化を実現するようにしたものである。
、拡散技術によってソース、ドレインを縦構造にし、メ
モリセルの高集積化を実現するようにしたものである。
第２図は従来の半導体装置におけるＭＯＳトランジスタ
の典型的な構造を示しており、図中、８は半導体基板、
２はゲート、３はゲート酸化膜、４はソース、５はドレ
インである。
の典型的な構造を示しており、図中、８は半導体基板、
２はゲート、３はゲート酸化膜、４はソース、５はドレ
インである。
ｌトランジスタ・１キヤパシタ型のメモリセルではこの
ＭＯＳトランジスタがトランスファーゲートとして機能
し、該ゲートを介してメモリセル容量に電荷が転送され
る。
ＭＯＳトランジスタがトランスファーゲートとして機能
し、該ゲートを介してメモリセル容量に電荷が転送され
る。
従来のメモリセル構造としては上述のようなプレーナ型
の他、トレンチキャパシタ型、トレンチ分離型、スタッ
クドセル構造等、多種多用の構造があったが、ソース、
ドレインに注目すると全て平面構造を含んでおり、メモ
リセルの構造上、高集積化には限界が見え始めている。
の他、トレンチキャパシタ型、トレンチ分離型、スタッ
クドセル構造等、多種多用の構造があったが、ソース、
ドレインに注目すると全て平面構造を含んでおり、メモ
リセルの構造上、高集積化には限界が見え始めている。
従来の半導体装置は以上のように構成されており、トラ
ンジスタにおけるソース、ドレイン構造が平面構造を持
つために、ソース、ドレインの長さが、メモリセル面積
に反映されてしまい、メモリセルの高集積化には、自ず
と限界があった。
ンジスタにおけるソース、ドレイン構造が平面構造を持
つために、ソース、ドレインの長さが、メモリセル面積
に反映されてしまい、メモリセルの高集積化には、自ず
と限界があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＭＯＳトランジスタを小面積で形成できる半
導体装置を得ることを目的とする。
たもので、ＭＯＳトランジスタを小面積で形成できる半
導体装置を得ることを目的とする。
この発明に係る半導体装置は、ＭＯＳトランジスタを、
ソース、ドレインが縦構造となるように形成するように
したものである。
ソース、ドレインが縦構造となるように形成するように
したものである。
この発明においては、ＭＯＳトランジスタのソース、ド
レインが縦長に形成されるから、小面積のＭＯＳトラン
ジスタが形成される。
レインが縦長に形成されるから、小面積のＭＯＳトラン
ジスタが形成される。
以下、この発明の一実施例を図について説明する。
第１図は、本発明の一実施例による半導体装置を示し、
図において、２はゲート、３はゲート酸化膜、１はセル
プレート、１４はソース、１５はドレイン、６，１６は
素子分離用酸化膜、７．１７はチャネルストップである
。
図において、２はゲート、３はゲート酸化膜、１はセル
プレート、１４はソース、１５はドレイン、６，１６は
素子分離用酸化膜、７．１７はチャネルストップである
。
また第３図は第１図の半導体装置の製造プロセスを示し
、次にこの実施例の製造プロセスを第３図を用いて以下
に述べる。
、次にこの実施例の製造プロセスを第３図を用いて以下
に述べる。
■先ず３ｉ異方性エツチングにより半導体装置８にトレ
ンチを掘る（第３図ｆａ）参照）。なお図中の１２はレ
ジスト膜である。
ンチを掘る（第３図ｆａ）参照）。なお図中の１２はレ
ジスト膜である。
■酸化膜（ＳｉＯ２）３、その上に窒化膜（Ｓｉ３Ｎ４
）４を積んでバターニングした後にチャネルカットをし
、フィールド酸化を行う−（第３図（ｂｌ参照）。なお
７，１７はチャネルカット用Ｂプロファイル、６．１６
は素子分離用のフィールド酸化膜である。
）４を積んでバターニングした後にチャネルカットをし
、フィールド酸化を行う−（第３図（ｂｌ参照）。なお
７，１７はチャネルカット用Ｂプロファイル、６．１６
は素子分離用のフィールド酸化膜である。
■酸化膜、窒化膜を除去した後、デポジション及び熱拡
散により又は熱拡散のみによりトレンチ壁にチャネルド
ープを行いソース１４．ドレイン１５を形成する（第３
図（Ｃ）参照）。なお６はチャネルドーズ用にドープト
ポリシリコンを使用した時のドープトポリシリコンであ
る。
散により又は熱拡散のみによりトレンチ壁にチャネルド
ープを行いソース１４．ドレイン１５を形成する（第３
図（Ｃ）参照）。なお６はチャネルドーズ用にドープト
ポリシリコンを使用した時のドープトポリシリコンであ
る。
■下敷酸化膜（〜１００人）を積んだ後セルプレート用
ドープポリシリコン３１をデポジションする（第３図ｆ
ｆｌ参照）。
ドープポリシリコン３１をデポジションする（第３図ｆ
ｆｌ参照）。
■レジストを塗布しＳｉ界面までエッチバンクを行う（
第３図ｆｅ）参照）。なお１，１１はセルプレートであ
る。
第３図ｆｅ）参照）。なお１，１１はセルプレートであ
る。
■下敷３酸化をし、ゲート２をデポジションする（第３
図ｆｆｌ参照）。
図ｆｆｌ参照）。
以上のようなプロセスにより形成されたＭＯＳトランジ
スタはそのソース、ドレインがいずれも縦長ｍに形成さ
れるため、トランジスタ面積が小さく、従ってＭＯＳト
ランジスタが大部分を占めるような半導体装置、例えば
半導体メモリ装置ではその大幅な高集積化が可能となる
。また工程もゲート形成時のエッチバック以外は従来の
ものとほとんど同じであり、マスク数も同じで実現でき
るという効果もある。
スタはそのソース、ドレインがいずれも縦長ｍに形成さ
れるため、トランジスタ面積が小さく、従ってＭＯＳト
ランジスタが大部分を占めるような半導体装置、例えば
半導体メモリ装置ではその大幅な高集積化が可能となる
。また工程もゲート形成時のエッチバック以外は従来の
ものとほとんど同じであり、マスク数も同じで実現でき
るという効果もある。
なお、上記実施例では半導体メモリ装置を例にとって説
明したが、この縦構造のソース、ドレイン構造を持つト
ランジスタであればあらゆるデバ′イスに適用可能であ
り、特に高集積化の進んだデバイスに用いて極めて効果
的である。
明したが、この縦構造のソース、ドレイン構造を持つト
ランジスタであればあらゆるデバ′イスに適用可能であ
り、特に高集積化の進んだデバイスに用いて極めて効果
的である。
以上のように、この発明によれば、ＭＯＳトランジスタ
のソース、ドレインを縦構造で形成するようにしたので
、トランジスタを小面積で形成でき、結果として半導体
装置の高集積化を実現できる効果がある。
のソース、ドレインを縦構造で形成するようにしたので
、トランジスタを小面積で形成でき、結果として半導体
装置の高集積化を実現できる効果がある。
第１図はこの発明の一実施例による半導体装置のトラン
ジスタを示す図、第２図は典型的なＭＯＳ ＋−ランジ
スタの構造を示す図、第３図は第１図の装置の製造方法
を示すプロセスフロー図である。 図において、 ２はゲート、３，１３はゲート酸化膜、４はゲート酸化
膜、１４．１５はソースドレイン、６゜１６は素子分離
酸化膜、７．１７はチャネルストップ、８は半導体基板
である。 なお図中同一符号は同−又は相当部分を示す。
ジスタを示す図、第２図は典型的なＭＯＳ ＋−ランジ
スタの構造を示す図、第３図は第１図の装置の製造方法
を示すプロセスフロー図である。 図において、 ２はゲート、３，１３はゲート酸化膜、４はゲート酸化
膜、１４．１５はソースドレイン、６゜１６は素子分離
酸化膜、７．１７はチャネルストップ、８は半導体基板
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＭＯＳトランジスタを有する半導体装置において
、 ＭＯＳトランジスタのソース、ドレインを縦構造にした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP686386A JPS62165367A (ja) | 1986-01-16 | 1986-01-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP686386A JPS62165367A (ja) | 1986-01-16 | 1986-01-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165367A true JPS62165367A (ja) | 1987-07-21 |
Family
ID=11650078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP686386A Pending JPS62165367A (ja) | 1986-01-16 | 1986-01-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165367A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103671A (ja) * | 1983-11-11 | 1985-06-07 | Toshiba Corp | 半導体装置 |
| JPS60117779A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS60183773A (ja) * | 1984-03-01 | 1985-09-19 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
-
1986
- 1986-01-16 JP JP686386A patent/JPS62165367A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103671A (ja) * | 1983-11-11 | 1985-06-07 | Toshiba Corp | 半導体装置 |
| JPS60117779A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS60183773A (ja) * | 1984-03-01 | 1985-09-19 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
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