JPH0624320B2 - Ｄ／ａ変換器の試験方法及びその装置 - Google Patents
Ｄ／ａ変換器の試験方法及びその装置Info
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- JPH0624320B2 JPH0624320B2 JP60273304A JP27330485A JPH0624320B2 JP H0624320 B2 JPH0624320 B2 JP H0624320B2 JP 60273304 A JP60273304 A JP 60273304A JP 27330485 A JP27330485 A JP 27330485A JP H0624320 B2 JPH0624320 B2 JP H0624320B2
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Description
【発明の詳細な説明】 本発明はディジタル信号をアナログ信号に変換するＤ／
Ａ変換器の試験装置に係り、特に、変換速度の高い領域
でも高精度に動特性を試験するのに好適なＤ／Ａ変換器
の試験装置に関する。
Ａ変換器の試験装置に係り、特に、変換速度の高い領域
でも高精度に動特性を試験するのに好適なＤ／Ａ変換器
の試験装置に関する。
近年コンピュータ端末の高精細ディスプレイやディジタ
ルＴＶなどにおいて、ディジタルデータをビデオ信号に
変換して出力する高速Ｄ／Ａ変換器の開発、製品化が活
発化している。これに対処して、これらのＤ／Ａ変換器
の高速な周波数域での変換特性、すなわち動特性を高精
度に自動処理で試験することのできる試験装置の開発が
要望されている。
ルＴＶなどにおいて、ディジタルデータをビデオ信号に
変換して出力する高速Ｄ／Ａ変換器の開発、製品化が活
発化している。これに対処して、これらのＤ／Ａ変換器
の高速な周波数域での変換特性、すなわち動特性を高精
度に自動処理で試験することのできる試験装置の開発が
要望されている。
従来、Ｄ／Ａ変換器の直線性試験方法として特開昭58-1
72560号公報に記載のものがある。第４図、第５図によ
りその概要を述べる。第４図のブロック構成図におい
て、クロック発生器１から出力するクロックを計数器２
でカウントし、被試験Ｄ／Ａ変換器３は計数器２の計数
出力を入力に受けてＤ／Ａ変換する。被試験Ｄ／Ａ変換
器３から出力されるアナログ信号は標準Ａ／Ｄ変換器４
に入力され、クロックと同一レートで制御部５から出力
されるＡ／Ｄ変換命令によりディジタル信号に変換さ
れ、制御部５に送られる。制御部５で、期待値と、標準
Ａ／Ｄ変換器４で得られた値とを比較して被試験Ｄ／Ａ
変換器３の特性を評価する。第５図はその時の主要信号
のタイミングチャートを示したものである。尚、第５図
中の波形を上から順に（ａ）、（ｂ）、（ｃ）と特定す
る。（ａ）はクロツク発生器１の出力、（ｂ）は被試験
Ｄ／Ａ変換器の出力、（ｃ）は制御部５から標準Ａ／Ｄ
変換器４に与えられる変換命令パルスである。計数クロ
ツクに同期して計数器２は＋１インクリメントのディジ
タルデータを出力する。このディジタルデータに応じて
被試験Ｄ／Ａ変換器３は単調増加するアナログ信号を出
力する。そしてアナログ信号のステップごとにＡ／Ｄ変
換命令を出力してアナログ信号を標準Ａ／Ｄ変換器４に
よりディジタルデータに変換する。
72560号公報に記載のものがある。第４図、第５図によ
りその概要を述べる。第４図のブロック構成図におい
て、クロック発生器１から出力するクロックを計数器２
でカウントし、被試験Ｄ／Ａ変換器３は計数器２の計数
出力を入力に受けてＤ／Ａ変換する。被試験Ｄ／Ａ変換
器３から出力されるアナログ信号は標準Ａ／Ｄ変換器４
に入力され、クロックと同一レートで制御部５から出力
されるＡ／Ｄ変換命令によりディジタル信号に変換さ
れ、制御部５に送られる。制御部５で、期待値と、標準
Ａ／Ｄ変換器４で得られた値とを比較して被試験Ｄ／Ａ
変換器３の特性を評価する。第５図はその時の主要信号
のタイミングチャートを示したものである。尚、第５図
中の波形を上から順に（ａ）、（ｂ）、（ｃ）と特定す
る。（ａ）はクロツク発生器１の出力、（ｂ）は被試験
Ｄ／Ａ変換器の出力、（ｃ）は制御部５から標準Ａ／Ｄ
変換器４に与えられる変換命令パルスである。計数クロ
ツクに同期して計数器２は＋１インクリメントのディジ
タルデータを出力する。このディジタルデータに応じて
被試験Ｄ／Ａ変換器３は単調増加するアナログ信号を出
力する。そしてアナログ信号のステップごとにＡ／Ｄ変
換命令を出力してアナログ信号を標準Ａ／Ｄ変換器４に
よりディジタルデータに変換する。
ここでわかるように標準Ａ／Ｄ変換器４は被試験Ｄ／Ａ
変換器３と同一の速度で動作させている。この構成で標
準Ａ／Ｄ変換器４は被試験Ｄ／Ａ変換器３より高精度の
もの（ビット数の高いもの）を用いる必要があるが、一
般的にＤ／Ａ変換器とＡ／Ｄ変換器では、Ｄ／Ａ変換器
の方が、速度、分解能とも上位にある。したがって、第
４図の従来構成で測定精度を保とうとすると変換速度を
上げることができず、被試験Ｄ／Ａ変換器３の高速域で
の特性試験に適用できないという問題があつた。
変換器３と同一の速度で動作させている。この構成で標
準Ａ／Ｄ変換器４は被試験Ｄ／Ａ変換器３より高精度の
もの（ビット数の高いもの）を用いる必要があるが、一
般的にＤ／Ａ変換器とＡ／Ｄ変換器では、Ｄ／Ａ変換器
の方が、速度、分解能とも上位にある。したがって、第
４図の従来構成で測定精度を保とうとすると変換速度を
上げることができず、被試験Ｄ／Ａ変換器３の高速域で
の特性試験に適用できないという問題があつた。
本発明の目的は、従来技術での上記した問題点を解消
し、標準Ａ／Ｄ変換器の測定精度を高く保ちながら、被
試験Ｄ／Ａ変換器の高速域での特性試験を可能とするＤ
／Ａ変換器試験装置を提供することにある。
し、標準Ａ／Ｄ変換器の測定精度を高く保ちながら、被
試験Ｄ／Ａ変換器の高速域での特性試験を可能とするＤ
／Ａ変換器試験装置を提供することにある。
本発明では、上記目的を達成するために、被試験対象の
Ｄ／Ａ変換器に対して任意の試験ディジタルデータを供
給し、該Ｄ／Ａ変換器の出力アナログ信号をＡ／Ｄ変換
器により逆変換し、該逆変換して得たディジタルデータ
を記憶し、ディジタル処理をするＤ／Ａ変換器の試験方
法であって、試験信号振幅の分解能に関して被試験対象
であるＤ／Ａ変換器の分解能よりも高い分解能でＡ／Ｄ
変換器をするとともに、試験信号の時間軸の分解能に関
して該Ｄ／Ａ変換器の動作周波数よりも低い周波数で、
等価的に該Ｄ／Ａ変換器の分解能よりも高い分解能のＡ
／Ｄ変換を行い、さらに、上記ディジタル処理の中で、
該Ａ／Ｄ変換により得られたディジタルデータを予め設
定されたアルゴリズムにしたがって並び換えた上で特性
評価を行うＤ／Ａ変換器の試験方法に特徴がある。
Ｄ／Ａ変換器に対して任意の試験ディジタルデータを供
給し、該Ｄ／Ａ変換器の出力アナログ信号をＡ／Ｄ変換
器により逆変換し、該逆変換して得たディジタルデータ
を記憶し、ディジタル処理をするＤ／Ａ変換器の試験方
法であって、試験信号振幅の分解能に関して被試験対象
であるＤ／Ａ変換器の分解能よりも高い分解能でＡ／Ｄ
変換器をするとともに、試験信号の時間軸の分解能に関
して該Ｄ／Ａ変換器の動作周波数よりも低い周波数で、
等価的に該Ｄ／Ａ変換器の分解能よりも高い分解能のＡ
／Ｄ変換を行い、さらに、上記ディジタル処理の中で、
該Ａ／Ｄ変換により得られたディジタルデータを予め設
定されたアルゴリズムにしたがって並び換えた上で特性
評価を行うＤ／Ａ変換器の試験方法に特徴がある。
以下、本発明の実施例を図により説明する。
第１図は本発明の実施例ブロック構成図を示し、６はパ
タン発生器、３は被試験Ｄ／Ａ変換器、４は標準Ａ／Ｄ
変換器、７はメモリ、８は計算機、９は第１のクロック
発生器、10は第２のクロック発生器、11、12はそれぞれ
周波数シンセサイザ、13は基準発振器である。
タン発生器、３は被試験Ｄ／Ａ変換器、４は標準Ａ／Ｄ
変換器、７はメモリ、８は計算機、９は第１のクロック
発生器、10は第２のクロック発生器、11、12はそれぞれ
周波数シンセサイザ、13は基準発振器である。
周波数シンセサイザ（Ｉ）11から出力される周波数Ｆ
ＤＡの信号は第１のクロック発生器（Ｉ）９によって波
形成形され周波数ＦＤＡのクロックとしてパタン発生器
６と被試験Ｄ／Ａ変換器３に供給され、パタン発生器６
はＦＤＡに同期してディジタルパタンを繰返して被試験
Ｄ／Ａ変換器３に供給する。被試験Ｄ／Ａ変換器３は供
給されるディジタルパタンに応じたアナログ信号をＦ
ＡＮの周波数で出力する。この時のＦＡＮは、ディジタ
ルパタンデータの発生サイクルにより、ｎ種類のデータ
を繰返し出力する場合ＦＡＮ＝ＦＤＡ／ｎで規定され
る。一方、周波数シンセサイザ（II）12から出力される
周波数ＦＡＤの信号は第２のクロック発生器（II）10に
よって波形整形され、周波数ＦＡＤのクロックとして標
準Ａ／Ｄ変換器４とメモリ７に供給され、被試験Ｄ／Ａ
変換器３から出力される周波数ＦＡＮのアナログ波形を
標準Ａ／Ｄ変換器４によって再びディジタルデータに変
換してメモリ７に記憶させる。こうして取込まれたデー
タを計算機８によって解析評価することで被試験Ｄ／Ａ
変換器３の特性を試験する。
ＤＡの信号は第１のクロック発生器（Ｉ）９によって波
形成形され周波数ＦＤＡのクロックとしてパタン発生器
６と被試験Ｄ／Ａ変換器３に供給され、パタン発生器６
はＦＤＡに同期してディジタルパタンを繰返して被試験
Ｄ／Ａ変換器３に供給する。被試験Ｄ／Ａ変換器３は供
給されるディジタルパタンに応じたアナログ信号をＦ
ＡＮの周波数で出力する。この時のＦＡＮは、ディジタ
ルパタンデータの発生サイクルにより、ｎ種類のデータ
を繰返し出力する場合ＦＡＮ＝ＦＤＡ／ｎで規定され
る。一方、周波数シンセサイザ（II）12から出力される
周波数ＦＡＤの信号は第２のクロック発生器（II）10に
よって波形整形され、周波数ＦＡＤのクロックとして標
準Ａ／Ｄ変換器４とメモリ７に供給され、被試験Ｄ／Ａ
変換器３から出力される周波数ＦＡＮのアナログ波形を
標準Ａ／Ｄ変換器４によって再びディジタルデータに変
換してメモリ７に記憶させる。こうして取込まれたデー
タを計算機８によって解析評価することで被試験Ｄ／Ａ
変換器３の特性を試験する。
なお、周波数シンセサイザ（Ｉ）11、（II）12は高安定
な基準発振器13を共通の信号源とすることにより安定度
を高めている。すなわち、各々のシンセサイザを単独で
動作させてそれぞれの設定値の変動があった場合には、
相対的な周波数の変動が発生して測定精度の劣化を引き
起こすが、これに対して、各々のシンセサイザの発振源
を共通化するなら、周波数変動があっても発振源が共通
であるため、相対的なズレはなくなり精度の劣化は起こ
らない。
な基準発振器13を共通の信号源とすることにより安定度
を高めている。すなわち、各々のシンセサイザを単独で
動作させてそれぞれの設定値の変動があった場合には、
相対的な周波数の変動が発生して測定精度の劣化を引き
起こすが、これに対して、各々のシンセサイザの発振源
を共通化するなら、周波数変動があっても発振源が共通
であるため、相対的なズレはなくなり精度の劣化は起こ
らない。
ここで被試験Ｄ／Ａ変換器３を最高レートで試験するこ
とと、標準Ａ／Ｄ変換器４を高精度域で動作させること
と、さらにサンプリングデータ密度を向上することとを
同時に実現するためには、ＦＤＡ、ＦＡＤの周波数関係
を、Ｍ、Ｎを互いに素の数として ＦＡＤ＝ＦＡＮ×Ｎ／Ｍ （１） ＦＡＮ＝ＦＤＡ／ｎ （２） の関係式となるように設定する必要がある。
とと、標準Ａ／Ｄ変換器４を高精度域で動作させること
と、さらにサンプリングデータ密度を向上することとを
同時に実現するためには、ＦＤＡ、ＦＡＤの周波数関係
を、Ｍ、Ｎを互いに素の数として ＦＡＤ＝ＦＡＮ×Ｎ／Ｍ （１） ＦＡＮ＝ＦＤＡ／ｎ （２） の関係式となるように設定する必要がある。
式（１）、（２）の関係を第２図で説明する。以下、第
２図中の波形を上から順に（ａ）、（ｂ）、（ｃ）、
（ｄ）と特定する。第２図において、（ａ）は被試験Ｄ
／Ａ変換器の出力波形の一例を示し、３ビット（８レベ
ル）分解能のＤ／Ａ変換器を例に“０００”から“１１
１”まで１レベルずつ８段階増加させた場合の繰返し波
形を示している。この時の変換レートはＦＤＡで、繰返
し波形の周波数ＦＡＮは（２）式に示すように、ｎ＝８
の場合に相当するので、ＦＡＮ＝ＦＤＡ／８である。
２図中の波形を上から順に（ａ）、（ｂ）、（ｃ）、
（ｄ）と特定する。第２図において、（ａ）は被試験Ｄ
／Ａ変換器の出力波形の一例を示し、３ビット（８レベ
ル）分解能のＤ／Ａ変換器を例に“０００”から“１１
１”まで１レベルずつ８段階増加させた場合の繰返し波
形を示している。この時の変換レートはＦＤＡで、繰返
し波形の周波数ＦＡＮは（２）式に示すように、ｎ＝８
の場合に相当するので、ＦＡＮ＝ＦＤＡ／８である。
（ｂ）は被試験Ｄ／Ａ変換器の出力を再びディジタル量
に変換するための標準Ａ／Ｄ変換器の変換クロックで周
波数はＦＡＤである。この時のＡ／Ｄ変換データを
（ｃ）に示すが、標準Ａ／Ｄ変換器は被試験Ｄ／Ａ変換
器より分解能の高い４ビットのものを例にしている。
に変換するための標準Ａ／Ｄ変換器の変換クロックで周
波数はＦＡＤである。この時のＡ／Ｄ変換データを
（ｃ）に示すが、標準Ａ／Ｄ変換器は被試験Ｄ／Ａ変換
器より分解能の高い４ビットのものを例にしている。
第２図のようにＦＡＤ、ＦＤＡ、ＦＡＮの周波数関係を
式（１）、（２）に従って設定すれば、標準Ａ／Ｄ変換
器でサンプリングしたＮ＝16個の点において、繰返し波
形に対して全て異なる点でのデータが得られることにな
る。しかし、（ｃ）のようにサンプルされたデータは配
列がランダムであり、このままでは原波形を予想するこ
とは困難であるが、（ｄ）に示すように、並べ換えるこ
とによって原波形に戻すことが可能となる。並べ換えの
アルゴリズムは （ｘ×Ｍ）Ｍｏｄ Ｎ＝Ｗ （３） Ｊ＝ｘ（ただしＷ＝１） Ａｄ＝（ｉ×Ｊ）Ｍｏｄ Ｎ （４） の（３）式においてｘを０から１ずつ変えてＷが“１”
になる時のｘの値をＪとして（４）式に代入する。
（４）式のｉは第２図（ｄ）のサンプルデータの括弧
（ ）内の数値に対応し、Ａｄは括弧（ ）内数値の下
の値、すなわち、ｉの値に対応するデータの並べ換え前
のメモリのアドレスを示す。この（４）式のｉに“０”
から順次代入してＡｄを求め、第２図（ｄ）のように並
べ換えを行う。第２図においてはＮ＝16、Ｍ＝９で
（３）式に代入するとＪ＝９となり ｉ＝０：Ａｄ＝０，ｉ＝１：Ａｄ＝９ となる。ここで（２）式を（１）式に代入すると ＦＡＤ＝ＦＤＡ×Ｎ／（Ｍ×ｎ） （５） となり、第２図の例ではＦＡＤ≒0.2×ＦＤＡとなって
標準Ａ／Ｄ変換器の変換クロツクは、被試験Ｄ／Ａ変換
器のそれと比較して約1/5と低くすることができる。ま
た式（１）、（２）による周波数関係とデータの並べ換
え操作により等価的にＦＤＡより速いクロックでサンプ
ルしたことになり、第２図の例では２倍のＦＤＡでサン
プルしたことと等価となる。
式（１）、（２）に従って設定すれば、標準Ａ／Ｄ変換
器でサンプリングしたＮ＝16個の点において、繰返し波
形に対して全て異なる点でのデータが得られることにな
る。しかし、（ｃ）のようにサンプルされたデータは配
列がランダムであり、このままでは原波形を予想するこ
とは困難であるが、（ｄ）に示すように、並べ換えるこ
とによって原波形に戻すことが可能となる。並べ換えの
アルゴリズムは （ｘ×Ｍ）Ｍｏｄ Ｎ＝Ｗ （３） Ｊ＝ｘ（ただしＷ＝１） Ａｄ＝（ｉ×Ｊ）Ｍｏｄ Ｎ （４） の（３）式においてｘを０から１ずつ変えてＷが“１”
になる時のｘの値をＪとして（４）式に代入する。
（４）式のｉは第２図（ｄ）のサンプルデータの括弧
（ ）内の数値に対応し、Ａｄは括弧（ ）内数値の下
の値、すなわち、ｉの値に対応するデータの並べ換え前
のメモリのアドレスを示す。この（４）式のｉに“０”
から順次代入してＡｄを求め、第２図（ｄ）のように並
べ換えを行う。第２図においてはＮ＝16、Ｍ＝９で
（３）式に代入するとＪ＝９となり ｉ＝０：Ａｄ＝０，ｉ＝１：Ａｄ＝９ となる。ここで（２）式を（１）式に代入すると ＦＡＤ＝ＦＤＡ×Ｎ／（Ｍ×ｎ） （５） となり、第２図の例ではＦＡＤ≒0.2×ＦＤＡとなって
標準Ａ／Ｄ変換器の変換クロツクは、被試験Ｄ／Ａ変換
器のそれと比較して約1/5と低くすることができる。ま
た式（１）、（２）による周波数関係とデータの並べ換
え操作により等価的にＦＤＡより速いクロックでサンプ
ルしたことになり、第２図の例では２倍のＦＤＡでサン
プルしたことと等価となる。
次に、本発明の他の実施例を第３図によって説明する。
以下、第３図中の波形を上から順に（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）と特定す。第２図実施
例では被試験Ｄ／Ａ変換器に供給するディジタルデータ
として、第２図（ａ）のような１ステップ毎に単調に増
加するデータを選んだが、実際の使用時にはこのような
パタンは少ない。また、このような単調増加のパタンで
は被試験Ｄ／Ａ変換器に対してあまりきびしい試験にな
らない。そこで、第３図（ａ）のようなパタンを並べ換
え操作により第３図（ｂ）のように並べ換えることによ
って被試験Ｄ／Ａ変換器がきびしい動作となるディジタ
ルパタンとなる。第３図（ｂ）のパタンは、（ａ）のよ
うな３ビットＤ／Ａ変換器において、“０００”から
“１１１”まで＋１ずつ８ステップ（＝Ｎ１）変化する
繰返しパタンを３個飛びで抜き出した、すなわち、
Ｍ１、Ｎ１の関係で並べ換えたものである。このような
パタンが入力される被試験Ｄ／Ａ変換器のアナログ出力
を標準Ａ／Ｄ変換器によって再びディジタルデータに変
換する。この時のデータ点数、周波数等は、ｎ＝８、Ｍ
２＝５の被試験Ｄ／Ａ変換器出力を標準Ａ／Ｄ変換器に
よってＮ２＝８個サンプルした場合を示している。すな
わち、ＦＡＮ＝ＦＤＡ／ｎ＝ＦＤＡ／８、ＦＡＤ＝Ｆ
ＡＮ×Ｎ２／Ｍ２＝ＦＤＡ／５となり、標準Ａ／Ｄ変換
器は被試験Ｄ／Ａ変換器の変換レートに比べ十分低い周
波数でサンプリングできる。
以下、第３図中の波形を上から順に（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）と特定す。第２図実施
例では被試験Ｄ／Ａ変換器に供給するディジタルデータ
として、第２図（ａ）のような１ステップ毎に単調に増
加するデータを選んだが、実際の使用時にはこのような
パタンは少ない。また、このような単調増加のパタンで
は被試験Ｄ／Ａ変換器に対してあまりきびしい試験にな
らない。そこで、第３図（ａ）のようなパタンを並べ換
え操作により第３図（ｂ）のように並べ換えることによ
って被試験Ｄ／Ａ変換器がきびしい動作となるディジタ
ルパタンとなる。第３図（ｂ）のパタンは、（ａ）のよ
うな３ビットＤ／Ａ変換器において、“０００”から
“１１１”まで＋１ずつ８ステップ（＝Ｎ１）変化する
繰返しパタンを３個飛びで抜き出した、すなわち、
Ｍ１、Ｎ１の関係で並べ換えたものである。このような
パタンが入力される被試験Ｄ／Ａ変換器のアナログ出力
を標準Ａ／Ｄ変換器によって再びディジタルデータに変
換する。この時のデータ点数、周波数等は、ｎ＝８、Ｍ
２＝５の被試験Ｄ／Ａ変換器出力を標準Ａ／Ｄ変換器に
よってＮ２＝８個サンプルした場合を示している。すな
わち、ＦＡＮ＝ＦＤＡ／ｎ＝ＦＤＡ／８、ＦＡＤ＝Ｆ
ＡＮ×Ｎ２／Ｍ２＝ＦＤＡ／５となり、標準Ａ／Ｄ変換
器は被試験Ｄ／Ａ変換器の変換レートに比べ十分低い周
波数でサンプリングできる。
しかし、上述のような関係式でサンプルされたディジタ
ルデータは第３図（ｄ）のような形となり、第３図
（ａ）の原データとは並びが異なる。そこで第２図実施
例の場合と同様に、サンプルしたデータを第３図
（ｅ）、第３図（ｆ）のように並べ換えて第３図（ａ）
の原データと同様な波形データを再生する必要がある。
それには、まず第３図（ｄ）のデータを第３図（ｅ）の
ように並べ換えて第３図（ｄ）と同様の波形データを再
生する（データの一次並べ換え）。データの並べ換えは
（３）式にＭ２、Ｎ２を代入してＪを求めその値を
（４）式に代入して行う。
ルデータは第３図（ｄ）のような形となり、第３図
（ａ）の原データとは並びが異なる。そこで第２図実施
例の場合と同様に、サンプルしたデータを第３図
（ｅ）、第３図（ｆ）のように並べ換えて第３図（ａ）
の原データと同様な波形データを再生する必要がある。
それには、まず第３図（ｄ）のデータを第３図（ｅ）の
ように並べ換えて第３図（ｄ）と同様の波形データを再
生する（データの一次並べ換え）。データの並べ換えは
（３）式にＭ２、Ｎ２を代入してＪを求めその値を
（４）式に代入して行う。
次に第３図（ｅ）から第３図（ｆ）への並べ換え（デー
タの二次並べ換え）は、（３）式にＭ１、Ｎ１を代入し
てＪを求めその値を（４）式に代入して行う。
タの二次並べ換え）は、（３）式にＭ１、Ｎ１を代入し
てＪを求めその値を（４）式に代入して行う。
以上によって被試験Ｄ／Ａ変換器に対してはきびしい試
験となるが、標準Ａ／Ｄ変換器は負担の少ないサンプリ
ングが可能となる。
験となるが、標準Ａ／Ｄ変換器は負担の少ないサンプリ
ングが可能となる。
本発明によれば、被試験Ｄ／Ａ変換器の変換速度に対し
標準Ａ／Ｄ変換器の変換速度を低くすることが可能とな
るため標準Ａ／Ｄ変換器の高測定精度を保ちながら被試
験Ｄ／Ａ変換器の最高速域での試験ができるようにな
り、また、データの並べ換えによって被試験Ｄ／Ａ変換
速度より等価的に高い速度でＡ／Ｄ変換した値が得ら
れ、より高い精度での試験が可能となる。
標準Ａ／Ｄ変換器の変換速度を低くすることが可能とな
るため標準Ａ／Ｄ変換器の高測定精度を保ちながら被試
験Ｄ／Ａ変換器の最高速域での試験ができるようにな
り、また、データの並べ換えによって被試験Ｄ／Ａ変換
速度より等価的に高い速度でＡ／Ｄ変換した値が得ら
れ、より高い精度での試験が可能となる。
第１図は本発明の一実施例のブロック構成図、第２図は
第１図実施例の動作説明用の信号タイムチャート、第３
図は本発明の他の実施例の動作説明用の信号タイムチャ
ート、第４図は従来例のブロック構成図、第５図は第４
図従来例の動作説明用の信号タイムチャートである。 ３……被試験Ｄ／Ａ変換器 ４……標準Ａ／Ｄ変換器、６……パタン発生器 ７……メモリ、８……計算機 ９……第１のクロック発生器 10……第２のクロック発生器 11、12……周波数シンセサイザ 13……基準発振器
第１図実施例の動作説明用の信号タイムチャート、第３
図は本発明の他の実施例の動作説明用の信号タイムチャ
ート、第４図は従来例のブロック構成図、第５図は第４
図従来例の動作説明用の信号タイムチャートである。 ３……被試験Ｄ／Ａ変換器 ４……標準Ａ／Ｄ変換器、６……パタン発生器 ７……メモリ、８……計算機 ９……第１のクロック発生器 10……第２のクロック発生器 11、12……周波数シンセサイザ 13……基準発振器
Claims (3)
- 【請求項１】被試験対象のＤ／Ａ変換器に対して任意の
試験ディジタルデータを供給し、該Ｄ／Ａ変換器の出力
アナログ信号をＡ／Ｄ変換器により逆変換し、該逆変換
して得たディジタルデータを記憶し、ディジタル処理を
するＤ／Ａ変換器の試験方法であって、試験信号振幅の
分解能に関して被試験対象であるＤ／Ａ変換器の分解能
よりも高い分解能でＡ／Ｄ変換をするとともに、試験信
号の時間軸の分解能に関して該Ｄ／Ａ変換器の動作周波
数よりも低い周波数で、等価的に該Ｄ／Ａ変換器の分解
能よりも高い分解能のＡ／Ｄ変換を行い、さらに、上記
ディジタル処理の中で、該Ａ／Ｄ変換により得られたデ
ィジタルデータを予め設定されたアルゴリズムにしたが
って並び換えて入力信号波形を再生する上で特性評価を
行うことを特徴とするＤ／Ａ変換器の試験方法。 - 【請求項２】特許請求の範囲第１項記載のＤ／Ａ変換器
の試験方法において、 上記被試験対象のＤ／Ａ変換器は、周波数ＦＤＡのクロ
ックにより動作し、該クロックに同期する試験信号の同
一パタンの少なくともＭ個のアナログ波形信号を繰り返
し出力することとし、 上記Ａ／Ｄ変換器は、周波数ＦＡＤのクロックにより動
作し、上記Ｍ個のアナログ波形信号を１／ＦＡＤの時間
間隔ごとにＮ（ＭとＮは互いに素の数）個の点でディジ
タル変換することとし、かつ、 上記アナログ波形信号の１サイクルは、クロック信号Ｆ
ＤＡによりｎ個のきざみ数を有するものとし、これによ
り、 上記Ａ／Ｄ変換器の動作周波数ＦＡＤを、上記Ｄ／Ａ変
換器の動作周波数ＦＤＡとの間で、 ＦＡＤ＝ＦＤＡ×Ｎ／（Ｍ×ｎ） の関係になるよう設定することを特徴とするＤ／Ａ変換
器の試験方法。 - 【請求項３】被試験対象のＤ／Ａ変換器の変換速度を規
定する変換クロック発生手段と、該Ｄ／Ａ変換器へ任意
の試験ディジタルデータを供給する試験データ発生手段
と、該Ｄ／Ａ変換器の出力アナログ信号をＡ／Ｄ変換器
により逆変換して得たディジタルデータを記憶し計算機
によってディジタル処理を行う手段とを有するＤ／Ａ変
換器の試験装置であって、試験信号振幅の分解能に関し
て被試験対象であるＤ／Ａ変換器の分解能よりも高い分
解能でＡ／Ｄ変換をするとともに、試験信号の時間軸の
分解能に関して該Ｄ／Ａ変換器の動作周波数よりも低い
周波数で、等価的に該Ｄ／Ａ変換器の分解能よりも高い
分解能のＡ／Ｄ変換を行い、さらに、上記ディジタル処
理の中で、該Ａ／Ｄ変換により得られたディジタルデー
タを予め設定されたアルゴリズムにしたがって並び換え
て入力信号波形を再生する上で特性評価を行うことを特
徴とするＤ／Ａ変換器の試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273304A JPH0624320B2 (ja) | 1985-12-06 | 1985-12-06 | Ｄ／ａ変換器の試験方法及びその装置 |
| US06/938,966 US4758781A (en) | 1985-12-06 | 1986-12-08 | DA converter testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273304A JPH0624320B2 (ja) | 1985-12-06 | 1985-12-06 | Ｄ／ａ変換器の試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133820A JPS62133820A (ja) | 1987-06-17 |
| JPH0624320B2 true JPH0624320B2 (ja) | 1994-03-30 |
Family
ID=17525997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273304A Expired - Lifetime JPH0624320B2 (ja) | 1985-12-06 | 1985-12-06 | Ｄ／ａ変換器の試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624320B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034621A (ja) * | 1989-06-01 | 1991-01-10 | Gifu Univ | サンプリング方法およびその装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541667A (en) * | 1977-06-06 | 1979-01-08 | Shiyunichi Nozawa | Digital receiver for waveform information |
| JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
| JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | Ｄ／ａコンバ−タ用試験装置 |
-
1985
- 1985-12-06 JP JP60273304A patent/JPH0624320B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62133820A (ja) | 1987-06-17 |
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