JPH0624355B2 - データ受信装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 調歩歪に応じたタイミングでデータのサンプリングを行
うデータ受信装置に関し， 調歩歪の歪度が５０％を越えるような場合もデータ信号
を正しく受信することを目的とし， 調歩式伝送された受信データにおけるスタートビット及
びストップビットについて，前記伝送の速度より高速で
サンプリングしてこれらのサンプリングパターンを得る
手段と，前記スタートビット及びストップビットの夫々
のレファレンスパターンを格納する手段と，前記サンプ
リングパターンと夫々のレファレンスパターンとを比較
する手段と，前記の両者の比較の結果に応じてクロック
の変化タイミングを指示する手段と，前記指示に従った
変化タイミングのクロックを形成する手段と，前記受信
データ信号について，前記クロックを用いてその変化タ
イミングでサンプリングしてデータを得る手段とを備え
るように構成する。

〔産業上の利用分野〕

本発明はデータ受信装置に関し，更に詳しくは，調歩歪
に応じたタイミングでデータのサンプリングを行うデー
タ受信装置に関する。

データ伝送においては，伝送路の影響により信号に歪を
生じる。調歩式伝送の場合には，この歪は調歩歪といわ
れる。

〔従来の技術〕

調歩式伝送では，一般に独立した受信タイミング信号は
存在しない。そこでデータ受信装置において，受信した
データ信号のみに基づいて，その信号変化点から所定の
時間経過したタイミングで受信したデータ信号をサンプ
リングしている。

例えば，第５図に示す如きデータ信号Ｄのデータ伝送を
行うとする。この伝送速度（例えば300bps）は予め知る
ことができるので，データ受信装置は伝送速度の例えば
８倍の速度（周波数）のクロックＣＬＫを独自に形成す
る。

調歩歪のない状態でデータ信号Ｄのデータ伝送が行われ
ると，その受信データ信号ＲＤ１はデータ信号Ｄと同様
の波形となる。データ受信装置は，受信データ信号ＲＤ
１が“１”から“０”に変化すると，その変化した点
（信号変化点）から４クロック後に受信データ信号ＲＤ
１をサンプリングし，以後８クロック毎にサンプリング
をくり返す。これにより，例えば「０１…」というシリ
アルデータを得る。

このようにすることによって，受信データ信号ＲＤ１の
サンプリングを各ビットの略中央で行うことができるよ
うにしている。また，伝送速度に対して十分高速な（８
倍，１６倍，３２倍，…）クロックＣＬＫを形成して使
用することにより，調歩歪に対するマージンを向上する
ようにしている。

〔発明が解決しようとする課題〕

前述の従来技術によれば，伝送速度に対して十分高速な
クロックＣＬＫを使用したとしても，調歩歪が５０％未
満までしか正しく受信することはできない。

例えば，データ信号Ｄのデータ伝送を行ったところ調歩
歪によりその受信データ信号が第５図図示のＲＤ２の如
くになったとする。この調歩歪は“１”レベル幅を広く
する（“０”レベル幅を狭くする）歪であり，その歪度
は５０％を越えている。この場合，信号変化点から４ク
ロック後のサンプリングの結果は，本来“０”であるべ
きなのに“１”が検出されてしまう。

また，データ信号Ｄの受信データ信号が調歩歪により第
５図図示のＲＤ３の如くになったとする。この調歩歪は
“０”レベル幅を広くする（“１”レベル幅を狭くす
る）歪であり，その歪度は５０％を越えている。この場
合，信号変化点から１２クロック後のサンプリングの結
果は，本来“１”であるべきなのに“０”が検出されて
しまう。

このように従来技術によれば，調歩歪の歪度が不定であ
るにも拘らず，サンプリングの位置（タイミング）が各
ビットの略中央に実質的に固定されてしまっていたため
に，歪度が５０％を越えると正しく受信することができ
ないという問題があった。

本発明は，調歩歪の歪度が５０％を越えるような場合で
もデータ信号を正しく受信することが可能なデータ受信
装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図であり，本発明によるデー
タ受信装置を示している。

第１図において，１はサンプリング回路，２はレジス
タ，３はパターン比較回路，４はタイミングジェネレー
タ，５はクロックジェネレータ，６は変換回路である。

受信データ信号ＲＤは，データ送信装置から伝送路を介
して調歩式伝送され，当該データ受信装置で受信された
ものである。調歩式伝送においては，一般にデータ信号
は，１ビットの“０”からなるスタートビットと，１，
１．５又は２ビットの“１”からなるストップビット
と，スタートビットとストップビットに囲まれた任意の
ビット数（ｎビット）のデータビットとで構成される。
従って，受信データ信号ＲＤはスタートビット及びスト
ップビットを含み，調歩歪が存在する場合，その“０”
レベル幅及び“１”レベル幅は歪度に応じて変化する。

サンプリング回路１は，受信データ信号ＲＤの少なくと
もスタートビット及びストップビットについて，当該受
信データ信号ＲＤの伝送の速度より高速でサンプリング
して，これらのサンプリングパターンを得る手段であ
る。伝送速度は予め知ることができるので，サンプリン
グは伝送速度の８倍，１６倍，３２倍，…の速度のうち
のいずれかの予め定められた速度で行われる。

レジスタ２は，スタートビット及びストップビットのレ
ファレンスパターンを格納（記憶）する手段である。レ
ファレンスパターンは，調歩歪が存在しない場合のサン
プリングパターンを示すものであり，前記予め定められ
た速度でのサンプリングに対応するパターンとされる。

パターン比較回路３は，スタートビット及びストップビ
ットの各々について，そのサンプリングパターンとレフ
ァレンスパターンとを比較し，その結果として調歩歪の
有無，種別及び歪度を知る手段である。

タイミングジェネレータ４は，パターン比較回路３での
比較の結果に応じて，後述するクロックＣＬＫの変化タ
イミングを指示する手段である。変化タイミングは，例
えば，クロックＣＬＫが“１”から“０”に変化するタ
イミングであり，受信データ信号ＲＤのデータビットの
サンプリングのタイミングとして用いられる。

クロックジェネレータ５は，タイミングジェネレータ４
からの指示に従った変化タイミングを有するクロックＣ
ＬＫを形成する手段である。このクロックＣＬＫは，受
信データ信号ＲＤの伝送速度と同一の速度（周期）を持
つものとされる。

変換回路６は，受信データ信号ＲＤについて，クロック
ジェネレータ５からのクロックＣＬＫを用いて，その
“１”から“０”への変化タイミングでサンプリングし
てデータを得る手段である。このサンプリングは特に受
信データ信号ＲＤのデータビットについて行われる。変
換回路６は，このサンプリングによって得たｎビットの
シリアルデータをｎビットのパラレルデータに変換（シ
リアル−パラレル変換）して，送出する。

〔作用〕

第２図は本発明の作用説明図であり，スタートビット及
びストップビットが各々１ビットの“０”及び１ビット
の“１”からなり，サンプリング回路１におけるサンプ
リングが伝送速度の８倍の速度で行われる場合を示して
いる。即ち，当該サンプリングは，受信データ信号ＲＤ
の伝送速度と同一の速度のクロックＣＬＫの８倍の周波
数のクロック×８ＣＬＫ（第２図（Ｄ））を用いて行わ
れる。

(1) 調歩歪が存在しない（第２図（Ａ）の）場合 サンプリング回路１は，受信データ信号ＲＤのスタート
ビット及びストップビットについて，クロック×８ＣＬ
Ｋを用いて，その“１”から“０”への変化タイミング
毎にサンプリングすることによって，８つのサンプルか
らなるサンプリングパターン「00000000」及び「111111
11」を得る。一方，レジスタ２は，サンプリングパター
ンに対応するように，８つのサンプルからなるスタート
ビット及びストップビットのレファレンスパターン「00
000000」及び「11111111」を格納する。

従って，パターン比較回路３は，サンプリングパターン
とレファレンスパターンとが一致するので，調歩歪が無
いことを知る。

この比較の結果を受けたタイミングジェネレータ４は，
変化タイミングを指示するための信号を送出する。これ
を受けたクロックジェネレータ５は，第２図（Ａ）図示
の如き，変化タイミングが当該クロックの周期の略中央
にある（デューティが５０％である）ようなクロックＣ
ＬＫを形成する。

(2) 調歩歪が存在する（第２図（Ｂ）及び（Ｃ）の）
場合 第２図（Ｂ）の場合，スタートビット及びストップビッ
トのサンプリングパターンは各々「00001111」及び「11
111111」となる。従って，ストップビットの２つのパタ
ーンは一致するものの，スタートビットはサンプリング
パターンに“１”が含まれるので不一致となる。このこ
とから，パターン比較回路３は，“１”レベル幅を広げ
る調歩歪が存在し，その歪度はスタートビットのサンプ
リングパターン中の“１”の数から約５０ (4/8)％であ
ることを知る。この結果，第２図（Ａ）のクロックＣＬ
Ｋよりも変化タイミングがｔ１だけ速いクロックＣＬＫ
が形成される。

一方，第２図（Ｃ）の場合，パターン比較回路３は，ス
トップビットのサンプリングパターンに“０”が含まれ
不一致となるので，“０”レベル幅を広げる調歩歪が存
在し，その歪度は約２５％であることを知る。この結
果，第２図（Ａ）のクロックＣＬＫよりも変化タイミン
グがｔ２だけ遅いクロックＣＬＫが形成される。

なお，タイミングジェネレータ４が送出する信号は，実
際は後述するテーブルを参照することによって形成され
る。

以上のように調歩歪の有無，種別及び歪度に応じた変化
タイミングのクロックＣＬＫを形成し，これをサンプリ
ングのタイミングとして用いることによって，変換回路
６は，受信データ信号ＲＤのデータビットのサンプリン
グを調歩歪による“１”及び“０”レベル幅の変化に対
応して（各ビットの中央に固定されることなく），常に
各レベルの期間の中央において行うことができる。従っ
て，調歩歪が変動して５０％を越えるような場合でも正
しいデータを得ることができる。

なお，調歩歪が５０％以下の場合であっても，本発明に
よれば，十分にデータが確定したタイミングでデータの
サンプリングを行い得るので，確実に正しいデータを得
ることができ，データ伝送の高信頼化に有効である。

〔実施例〕

第３図は実施例構成図であり，データ受信装置を示して
いる。

第３図において，７はレシーバ，８は同期化回路，９は
スタート検出回路，３１はパターン比較及びクロックタ
イミング指示信号作成回路（以下，指示回路）でありパ
ターン比較回路３とタイミングジェネレータ４とに対応
するもの，５１はクロックジェネレータ，５２は分周回
路であり，クロックジェネレータ５１と共にクロックジ
ェネレータ５に対応するものである。

データ送信装置から伝送されたデータ信号ＲＤ′は，受
信装置のレシーバ７で受信され，フリップ・フロップ回
路からなる同期化回路８においてクロック×８ＣＬＫで
同期化されて受信データ信号ＲＤとされる。ここで，１
つのデータ信号ＲＤ′は，１ビットの“０”からなるス
タートビットと，１ビットの“１”からなるストップビ
ットと，これらに囲まれた４ビットのデータビットとの
６ビットで構成される。また，クロック×８ＣＬＫは，
データ受信装置側で独自に形成されるクロックであり，
データ信号ＲＤ′の伝送速度の８倍の速度（周波数）と
される。

スタート検出回路９は，受信データ信号ＲＤのスタート
ビットの開始を検出する。即ち，受信データ信号ＲＤが
６ビット時間（スタートビット＋データビット＋ストッ
プビット分）以上“１”を持続した状態（マーク状態）
の後に，最初に“１”から“０”へ変化するタイミング
をスタートビットの開始として検出し，データ取込開始
信号を送出する。

データ取込開始信号を受けたシフトレジスタからなるサ
ンプリング回路（以下，シフトレジスタ）１は，１つの
受信データ信号ＲＤを取り込む。この時，クロック×８
ＣＬＫがサンプリング及びシフトのためのクロックとし
て用いられる。即ち，シフトレジスタ１は，クロック×
８ＣＬＫの“１”から“０”への変化タイミング毎に受
信データ信号ＲＤをサンプリングし，クロック×８ＣＬ
Ｋに同期してシフトする。この結果，シフトレジスタ１
には，４８（＝８×６）の状態（ビット）が取り込まれ
る。

このサンプリングの終了後，指示回路３１は，シフトレ
ジスタ１の最初の８ビット及び最後の８ビットを各々ス
タートビット及びストップビットのサンプリングパター
ンとして取り込むと共に，レジスタ２からこれらのレフ
ァレンスパターンを取り込む。そして，指示回路３１
は，２つのパターンを比較して，調歩歪の有無，種別及
び歪度を知り，これに応じた変化タイミング指示信号を
形成する。

分周回路５２は，基本的にはクロック×８ＣＬＫ（第２
図（Ｄ）参照）を1/8 に分周してデューティ５０％のク
ロックＣＬＫ（第２図（Ａ）参照）を形成する。そし
て，分周回路５２は変化タイミング指示信号を受けて，
これに応じてクロックＣＬＫの“１”から“０”への変
化タインミング（デューティ）をそのままとするか又は
変更する（第２図（Ｂ）及び（Ｃ）参照）。

ここで，第２図（Ａ）ないし（Ｃ）からも明らかなよう
に，受信データ信号ＲＤの歪度又はサンプリングパター
ンとクロックＣＬＫの変化タイミング又はデューティと
の間には，一定の関係が存在する。そこで，この関係を
予め求めて第４図に図示の如く，サンプリングパターン
とこれに対応する変化タイミングのクロックＣＬＫを示
すテーブルを作成し，メモリ（図示せず）に格納してお
く。指示回路３１は，サンプリングパターンを用いてテ
ーブルを参照し，当該サンプリングパターンに対応する
クロックＣＬＫを知り，これに基づいてタイミング変化
指示信号を形成する。

このテーブルにおいて，「▽」はクロックＣＬＫの変化
タイミング即ち受信データ信号ＲＤのサンプリングタイ
ミングを示す。このテーブルから判るように，前記関係
は，例えば「スタートビットの８個のサンプル中に１個
の“１”が存在する時にはクロックＣＬＫの“１”レベ
ル幅がデューティ５０％の際の“１”レベル幅から1/8
だけ狭くされる」と考えることができる。

なお，図示していないが，このテーブルは予想される全
てのサンプリングパターンについて，即ち，スタートビ
ットが「00000000」から「01111111」まで及びストップ
ビットが「11111111」から「00000001」までの場合につ
いて，各々対応するクロックＣＬＫを示すようにされ
る。

クロックＣＬＫを受けた変換回路６は，受信データ信号
ＲＤのデータビットのサンプリングを行う。これによ
り，４ビットのシリアルデータを正しく得ることができ
る。変換回路６は，４ビットのシリアルデータを４ビッ
トのパラレルデータに変換して，データとして送出す
る。

〔発明の効果〕

以上説明したように，本発明によれば，調歩式伝送され
たデータ信号を受信するデータ受信装置において，調歩
歪の有無，種別及び歪度を知ることによってこれに応じ
たタイミングでデータのサンプリングを行うことができ
るので，調歩歪が５０％を越えるような場合でも正しい
データを得ることができ，伝送路の品質に依らずにデー
タ伝送の信頼性を高めることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図， 第２図は本発明の作用説明図， 第３図は実施例構成図， 第４図はテーブルを示す図， 第５図は従来技術説明図。 １はサンプリング回路，２はレジスタ，３はパターン比
較回路，４はタイミングジェネレータ，５はクロックジ
ェネレータ，６は変換回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】調歩式伝送が行われるデータ伝送に用いら
   れるデータ受信装置において， 調歩式伝送された受信データ信号における予め定められ
   た論理値をもつ所定ビット幅のスタートビットと，当該
   受信データにおける予め定められた論理値をもつ所定ビ
   ット幅のストップビットとについて，前記伝送の速度よ
   りも高速なサンプリングクロックでサンプリングして，
   これらのサンプリングパターンを得る手段（１）と， 受信データに歪がない場合に前記スタートビットを前記
   サンプリングクロックでサンプリングした際に得られる
   べきパターンであるスタートビットレファレンスパター
   ンと，受信データに歪がない場合に前記ストップビット
   を前記サンプリングクロックでサンプリングした際に得
   られるべきパターンであるストップビットレファレンス
   パターンを格納する手段（２）と， 前記スタートビットをサンプリングしたサンプリングパ
   ターンと前記スタートビットレファレンスパターンとを
   比較し，かつ前記ストップビットをサンプリングしたサ
   ンプリングパターンと前記ストップビットレファレンス
   パターンとを比較するパターン比較回路（３）と， 前記スタートビットレファレンスパターンに対する比較
   結果と，前記ストップビットレファレンスパターンに対
   する比較結果との両者にもとづいて，前記受信データ信
   号におけるデータビットを判定するタイミングを指示す
   る手段（４）と， 前記指示に従った変化タイミングのクロックを形成する
   手段（５）と， 前記受信データ信号について，前記クロックを用いて前
   記データビットを判定してデータを得る手段（６）とを
   備えた ことを特徴とするデータ受信装置。