JPH06243685A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 比較的簡単な回路構成出力バッファが動作状
態とされることにともなう動作電流の変化を抑制する。
この結果、複数の出力バッファを備えるダイナミック型
ＲＡＭ等の電源ノイズを抑制する。 【構成】 単位出力バッファＵＯＢ０の一対の出力ＭＯ
ＳＦＥＴＮ４及びＮ５を選択的にオン状態とするための
駆動径路に、例えばデプレッション型のＮＦＥＴＮ７及
びＰ５からなる制御ＭＯＳＦＥＴをそれぞれ追加し、Ｍ
ＯＳＦＥＴのゲートをデータ入出力端子Ｄ０に結合す
る。Ｄ０における出力信号の電位変化に従って制御ＴＮ
７及びＰ５のゲート電位を変化させ、出力ＴＮ４及びＮ
５がオン状態とされる当初はＴＮ７及びＰ５のコンダク
タンスを小さくし、これらのＦＥＴのコンダクタンスを
充分に大きくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、多ビット構成のダイナミック型ＲＡＭ（ランダム
アクセスメモリ）ならびにそのデータ出力バッファに利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】複数ビットの記憶データを同時に入力又
は出力する多ビット構成のダイナミック型ＲＡＭがあ
る。これらのダイナミック型ＲＡＭは、同時に出力され
る読み出しデータの各ビットに対応して設けられる複数
のデータ出力端子又はデータ入出力端子と、これらのデ
ータ出力端子又は入出力端子に対応して設けられる複数
の単位出力バッファを含むデータ出力バッファとを備え
る。

【０００３】データ出力バッファを備える多ビット構成
のダイナミック型ＲＡＭについて、例えば、特開平３−
２１４６６９号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】多ビット構成を採る従
来のダイナミック型ＲＡＭ等において、データ出力バッ
ファを構成する単位出力バッファは、例えば図８に示さ
れるように、電源電圧ＶＣＣ及びデータ入出力端子Ｄ０
間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）Ｎ４と、データ入出力端子Ｄ０及び
回路の接地電位間に設けられるＮチャンネル型の出力Ｍ
ＯＳＦＥＴＮ５とを含む。このうち、出力ＭＯＳＦＥＴ
Ｎ４のゲートには、ＰチャンネルＭＯＳＦＥＴＰ１及び
ＮチャンネルＭＯＳＦＥＴＮ１からなるインバータを介
してナンドゲートＮＡ１の出力信号の反転信号が供給さ
れ、出力ＭＯＳＦＥＴＮ５のゲートには、Ｐチャンネル
ＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２か
らなるインバータを介してナンドゲートＮＡ２の出力信
号の反転信号が供給される。ナンドゲートＮＡ１の一方
の入力端子には、メインアンプＭＡ０の非反転出力信号
ＭＯ０Ｔ（ここで、それが有効とされるときハイレベル
とされるいわゆる非反転信号等については、その名称の
末尾にＴを付して表す。以下同様）が供給され、ナンド
ゲートＮＡ２の一方の入力端子には、メインアンプＭＡ
０の反転出力信号ＭＯ０Ｂ（ここで、それが有効とされ
るときロウレベルとされるいわゆる反転信号等について
は、その名称の末尾にＢを付して表す。以下同様）が供
給される。これらのナンドゲートＮＡ１及びＮＡ２の他
方の入力端子には、出力制御のための内部制御信号ＤＯ
Ｃが共通に供給される。

【０００５】これにより、出力ＭＯＳＦＥＴＮ４は、内
部制御信号ＤＯＣがハイレベルとされかつメインアンプ
ＭＡ０の非反転出力信号ＭＯ０Ｔがハイレベルつまり選
択されたメモリセルから読み出された記憶データが論理
“１”とされるとき選択的にオン状態となり、データ入
出力端子Ｄ０を電源電圧ＶＣＣよりそのしきい値電圧分
だけ低い所定のハイレベルとする。また、出力ＭＯＳＦ
ＥＴＮ５は、内部制御信号ＤＯＣがハイレベルとされか
つメインアンプＭＡ０の非反転出力信号ＭＯ０Ｂがハイ
レベルつまり選択されたメモリセルから読み出された記
憶データが論理“０”とされるとき選択的にオン状態と
なり、データ入出力端子Ｄ０をほぼ回路の接地電位のよ
うなロウレベルとする。内部制御信号ＤＯＣがロウレベ
ルとされるとき、出力ＭＯＳＦＥＴＮ４及びＮ５はとも
にオフ状態とされ、データ入出力端子Ｄ０はいわゆるハ
イインピーダンス状態とされる。

【０００６】ところが、ダイナミック型ＲＡＭの多ビッ
ト化・高速化が進むにしたがって、上記従来のダイナミ
ック型ＲＡＭには次のような問題点が生じることが本願
発明者等によって明らかとなった。すなわち、上記ダイ
ナミック型ＲＡＭにおいて、データ出力バッファの各単
位出力バッファを構成する出力ＭＯＳＦＥＴＮ４及びＮ
５は、データ入出力端子Ｄ０に結合される比較的大きな
負荷容量を高速に駆動できるだけの充分に大きなコンダ
クタンスを持つべく設計され、ＭＯＳＦＥＴＰ１及びＰ
２ならびにＮ１及びＮ２は、いわゆるエンハンスメント
型のＭＯＳＦＥＴからなる。このため、出力ＭＯＳＦＥ
ＴＮ４のゲート電位ｄ０Ｔならびに出力ＭＯＳＦＥＴＮ
５のゲート電位ｄ０Ｂは、図４に点線で示されるよう
に、対応するナンドゲートＮＡ１及びＮＡ２の出力信号
の変化を受けて急速にハイレベルとなり、これを受けて
出力ＭＯＳＦＥＴＮ４及びＮ５が急速にオン状態とな
る。この結果、データ入出力端子Ｄ０における出力信号
の電位は、出力ＭＯＳＦＥＴＮ４又はＮ５の大きな駆動
能力により高速に変化し、これにともなってダイナミッ
ク型ＲＡＭ等の動作電流に比較的大きな変化が生じる。
この動作電流の変化は、電源電圧ＶＣＣ及び回路の接地
電位に比較的大きな電源ノイズを誘起し、ダイナミック
型ＲＡＭ等の出力特性を劣化させる原因となる。

【０００７】また、これに対処するため、従来のダイナ
ミック型ＲＡＭ等では、データ出力バッファに対する電
源配線を専用化してその線幅を太くしたり、出力ＭＯＳ
ＦＥＴＮ４及びＮ５をそれぞれ並列結合される複数の出
力ＭＯＳＦＥＴに置き換えてこれらの出力ＭＯＳＦＥＴ
を時間的にずらしてオン状態とする等の方法が採られて
きたが、いずれの場合もダイナミック型ＲＡＭ等の配線
設計やタイミング設計を複雑化し、その低コスト化を制
約する結果となっている。

【０００８】この発明の目的は、比較的簡単な回路構成
をもって出力バッファが動作状態とされることにともな
う動作電流の変化を抑制しうるダイナミック型ＲＡＭ等
の半導体装置を実現することにある。この発明の他の目
的は、多ビット構成とされ複数の出力バッファを備える
ダイナミック型ＲＡＭ等の低コスト化を妨げることなく
複数の出力バッファが動作状態とされることにともなう
電源ノイズを抑制し、ダイナミック型ＲＡＭ等の出力特
性を改善することにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成とされ複数の
出力バッファを備えるダイナミック型ＲＡＭ等におい
て、各出力バッファの一対の出力ＭＯＳＦＥＴを選択的
にオン状態とするための駆動径路に、例えばデプレッシ
ョン型のＮチャンネル及びＰチャンネルＭＯＳＦＥＴか
らなる制御ＭＯＳＦＥＴをそれぞれ追加して、そのゲー
トを例えば回路の出力端子に共通結合する。

【００１１】

【作用】上記手段によれば、回路の出力端子における出
力信号の電位変化に従って制御ＭＯＳＦＥＴのゲート電
位を変化させ、出力ＭＯＳＦＥＴがオン状態とされる当
初は、制御ＭＯＳＦＥＴのコンダクタンスを比較的小さ
くして出力信号の電位変化を抑制し、出力信号の電位変
化がある程度まで達した後は、制御ＭＯＳＦＥＴのコン
ダクタンスを大きくして出力信号のハイレベル及びロウ
レベルを規定レベルに設定することができる。これによ
り、出力信号の電位変化を緩やかなものとし、出力バッ
ファが動作状態とされることにともなう動作電流の変化
を抑制することができる。この結果、比較的簡単な回路
構成をもって、複数の出力バッファが同時に動作状態と
されることにともなうダイナミック型ＲＡＭ等の電源ノ
イズを抑制し、その出力特性を改善することができる。

【００１２】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭに含まれる
データ出力バッファＤＯＢの一実施例のブロック図が示
されている。これらの図をもとに、まずこの実施例のダ
イナミック型ＲＡＭならびにそのデータ出力バッファの
構成及び動作の概要について説明する。なお、図１及び
図２の各ブロックを構成する回路素子は、公知のＣＭＯ
Ｓ（相補型ＭＯＳ）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上に形成される。

【００１３】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
る複数のワード線と、水平方向に平行して配置される複
数組の相補ビット線とを含む。これらのワード線及び相
補ビット線の交点には、情報蓄積キャパシタ及びアドレ
ス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモ
リセルが格子状に配置される。

【００１４】メモリアレイＭＡＲＹを構成する複数のワ
ード線は、ＸアドレスデコーダＸＤに結合され、択一的
に選択状態とされる。ＸアドレスデコーダＸＤには、Ｘ
アドレスバッファＸＢからｉ＋１ビットの内部アドレス
信号Ｘ０〜Ｘｉが供給され、タイミング発生回路ＴＧか
ら内部制御信号ＸＤＧが供給される。また、Ｘアドレス
バッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介し
てｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉが時分
割的に供給され、タイミング発生回路ＴＧから内部制御
信号ＸＬが供給される。

【００１５】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸ
Ｄに供給する。ＸアドレスデコーダＸＤは、内部制御信
号ＸＤＧのハイレベルを受けて選択的に動作状態とさ
れ、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲ
Ｙの対応するワード線を択一的にハイレベルの選択状態
とする。

【００１６】次に、メモリアレイＭＡＲＹを構成する複
数組の相補ビット線は、センスアンプＳＡの対応する単
位回路に結合される。センスアンプＳＡには、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが供給される。

【００１７】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含み、これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路と一
対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位
増幅回路には、内部制御信号ＰＡに従って選択的にオン
状態とされる駆動ＭＯＳＦＥＴを介して回路の電源電圧
及び接地電位が選択的に供給される。また、スイッチＭ
ＯＳＦＥＴのゲートは順次８対ずつ共通結合され、Ｙア
ドレスデコーダＹＤから対応するビット線選択信号が供
給される。

【００１８】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、内部制御信号ＰＡに従っ
て選択的にかつ一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択されたワード線に結合される複数のメモリ
セルから対応する相補ビット線を介して出力される微小
読み出し信号を増幅して、ハイレベル又はロウレベルの
２値読み出し信号とする。一方、センスアンプＳＡの各
単位回路を構成するスイッチＭＯＳＦＥＴは、対応する
ビット線選択信号がハイレベルとされることで８対ずつ
選択的にオン状態とされ、メモリアレイＭＡＲＹの対応
する８組の相補ビット線と相補共通データ線ＣＤ０＊〜
ＣＤ７＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ
及び反転共通データ線ＣＤ０Ｂをあわせて相補共通デー
タ線ＣＤ０＊のように＊を付して表す。以下同様）とを
選択的に接続状態とする。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹ
Ｄに供給する。ＹアドレスデコーダＹＤは、内部制御信
号ＹＤＧのハイレベルを受けて選択的に動作状態とさ
れ、ＹアドレスバッファＹＢから供給される内部アドレ
ス信号Ｙ０〜Ｙｉをデコードして、対応するビット線選
択信号を択一的にハイレベルとする。これらのビット線
選択信号は、前述のように、センスアンプＳＡの対応す
る８対のスイッチＭＯＳＦＥＴにそれぞれ供給され、相
補ビット線の選択動作に供される。

【００２１】メモリアレイＭＡＲＹの指定された８組の
相補ビット線が択一的に接続される相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊は、ライトアンプＷＡの対応する単位
回路の出力端子に結合されるとともに、メインアンプＭ
Ａの対応する単位回路の入力端子に結合される。ライト
アンプＷＡの各単位回路の入力端子は、データ入力バッ
ファＤＩＢの対応する単位回路の出力端子に結合され、
メインアンプＭＡの各単位回路の相補出力信号ＭＯ０＊
〜ＭＯ７＊は、図２に示されるように、データ出力バッ
ファＤＯＢの対応する単位出力バッファＵＯＢ０〜ＵＯ
Ｂ７の入力端子に結合される。データ入力バッファＤＩ
Ｂの各単位回路の入力端子は、データ出力バッファＤＯ
Ｂの対応する単位出力バッファＵＯＢ０〜ＵＯＢ７の出
力端子に結合された後、対応するデータ入出力端子Ｄ０
〜Ｄ７に結合される。ライトアンプＷＡには、タイミン
グ発生回路ＴＧから内部制御信号ＷＰが供給され、デー
タ出力バッファＤＯＢには、内部制御信号ＤＯＣが供給
される。この内部制御信号ＤＯＣは、図２に示されるよ
うに、データ出力バッファＤＯＢを構成する８個の単位
出力バッファＵＯＢ０〜ＵＯＢ７に共通に供給される。

【００２２】データ入力バッファＤＩＢの各単位回路
は、ダイナミック型ＲＡＭが書き込みモードで選択状態
とされるとき、データ入出力端子Ｄ０〜Ｄ７を介して供
給される書き込みデータをライトアンプＷＡの対応する
単位回路に伝達する。ライトアンプＷＡの各単位回路
は、この書き込みモードにおいて、内部制御信号ＷＰの
ハイレベルを受けて選択的に動作状態とされ、データ入
力バッファＤＩＢの対応する単位回路から伝達される書
き込みデータをもとに所定の相補書き込み信号を形成し
て、相補共通データ線ＣＤ０＊〜ＣＤ７＊を介してメモ
リアレイＭＡＲＹの選択された８個のメモリセルに一斉
に書き込む。

【００２３】一方、メインアンプＭＡの各単位回路は、
ダイナミック型ＲＡＭが読み出しモードで選択状態とさ
れるとき、メモリアレイＭＡＲＹの選択された８個のメ
モリセルから相補共通データ線ＣＤ０＊〜ＣＤ７＊を介
して出力される読み出し信号をさらに増幅して、その相
補出力信号ＭＯ０＊〜ＭＯ７＊を選択的に論理“０”又
は論理“１”（ここで、例えば相補出力信号ＭＯ０＊の
非反転出力信号ＭＯ０Ｔがロウレベルとされ反転出力信
号ＭＯ０Ｂがハイレベルとされる状態を論理“０”と称
し、その逆の状態を論理“１”と称する。以下同様）と
する。データ出力バッファＤＯＢの単位出力バッファＵ
ＯＢ０〜ＵＯＢ７は、内部制御信号ＤＯＣのハイレベル
を受けて選択的にかつ一斉に動作状態とされ、メインア
ンプＭＡの対応する単位回路から出力される相補出力信
号ＭＯ０＊〜ＭＯ７＊を対応するデータ入出力端子Ｄ０
〜Ｄ７を介して外部に送出する。データ出力バッファＤ
ＯＢの具体的な構成及び動作については、後で詳細に説
明する。

【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を選択的に形成し、ダイナミック型ＲＡ
Ｍの各回路に供給する。

【００２５】図３には、図２のデータ出力バッファＤＯ
Ｂに含まれる単位出力バッファＵＯＢ０の第１の実施例
の回路図が示され、図４には、その一実施例の信号波形
図が示されている。また、図５には、図２のデータ出力
バッファＤＯＢに含まれる単位出力バッファＵＯＢ０の
第２の実施例の回路図が示され、図６及び図７には、そ
の第３及び第４の実施例の回路図がそれぞれ示されてい
る。これらの図をもとに、データ出力バッファＤＯＢを
構成する単位出力バッファＵＯＢ０〜ＵＯＢ７の具体的
な構成及び動作ならびにその特徴について説明する。な
お、以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル
型（第２導電型）であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。また、そのチャ
ンネル部に点線が示されるＭＯＳＦＥＴはデプレッショ
ン型であって、点線の付されないエンハンスメント型Ｍ
ＯＳＦＥＴと区別して示される。さらに、以下の説明
は、単位出力バッファＵＯＢ０を例に進められるが、そ
の他の単位出力バッファＵＯＢ１〜ＵＯＢ７は基本的に
単位出力バッファＵＯＢ０と同一構成とされるため、類
推されたい。

【００２６】図３において、単位出力バッファＵＯＢ０
は、電源電圧ＶＣＣ（第１の電源電圧）及びデータ入出
力端子Ｄ０（回路の出力端子）間に設けられるＮチャン
ネル型（第１導電型）の出力ＭＯＳＦＥＴＮ４（第１の
ＭＯＳＦＥＴ）と、データ入出力端子Ｄ０と回路の接地
電位との間に設けられるＮチャンネル型の出力ＭＯＳＦ
ＥＴＮ５（第２のＭＯＳＦＥＴ）とを含む。このうち、
出力ＭＯＳＦＥＴＮ４のゲートは、直列形態とされるＰ
チャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦ
ＥＴＮ７（第３のＭＯＳＦＥＴ）を介して電源電圧ＶＣ
Ｃに結合され、さらにＮチャンネルＭＯＳＦＥＴＮ１を
介して回路の接地電位（第２の電源電圧）に結合され
る。同様に、出力ＭＯＳＦＥＴＮ５のゲートは、直列形
態とされる２個のＰチャンネルＭＯＳＦＥＴＰ２及びＰ
５（第４のＭＯＳＦＥＴ）を介して電源電圧ＶＣＣに結
合され、さらにＮチャンネルＭＯＳＦＥＴＮ２を介して
回路の接地電位に結合される。後述するように、ＭＯＳ
ＦＥＴＮ７及びＰ５は出力ＭＯＳＦＥＴＮ４に対する駆
動径路を構成し、ＭＯＳＦＥＴＰ５は出力ＭＯＳＦＥＴ
Ｎ４に対する制御ＭＯＳＦＥＴとなる。同様に、ＭＯＳ
ＦＥＴＰ２及びＰ５は出力ＭＯＳＦＥＴＮ５に対する駆
動径路を構成し、ＭＯＳＦＥＴＰ５は出力ＭＯＳＦＥＴ
Ｎ５に対する制御ＭＯＳＦＥＴとなる。制御ＭＯＳＦＥ
ＴＮ７及びＰ５のゲートは、データ入出力端子Ｄ０に共
通結合される。

【００２７】この実施例において、電源電圧ＶＣＣは、
特に制限されないが、＋３Ｖのような正の電源電圧とさ
れる。また、制御ＭＯＳＦＥＴＮ７及びＰ５は、デプレ
ッション型のＮチャンネル又はＰチャンネルＭＯＳＦＥ
Ｔからなり、そのゲートソース間電圧がゼロである場合
でもウィークリーなオン状態にある。

【００２８】単位出力バッファＵＯＢ０は、さらに一対
のナンドゲートＮＡ１及びＮＡ２を含む。このうち、ナ
ンドゲートＮＡ１の一方の入力端子には、対応するメイ
ンアンプＭＡ０の非反転出力信号ＭＯ０Ｔが供給され、
ナンドゲートＮＡ２の一方の入力端子には、その反転出
力信号ＭＯ０Ｂが供給される。これらのナンドゲートＮ
Ａ１及びＮＡ２の他方の入力端子には、上記内部制御信
号ＤＯＣが共通に供給される。ナンドゲートＮＡ１の出
力信号は、上記ＭＯＳＦＥＴＰ１及びＮ１の共通結合さ
れたゲートに供給され、ナンドゲートＮＡ２の出力信号
は、上記ＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲ
ートに供給される。

【００２９】これらのことから、ナンドゲートＮＡ１の
出力信号は、内部制御信号ＤＯＣがハイレベルとされか
つ対応するメインアンプＭＡ０の非反転出力信号ＭＯ０
ＴがハイレベルつまりメインアンプＭＡ０の相補出力信
号ＭＯ０＊が論理“１”とされるとき選択的にロウレベ
ルとされ、ナンドゲートＮＡ２の出力信号は、内部制御
信号ＤＯＣがハイレベルとされかつ対応するメインアン
プＭＡ０の反転出力信号ＭＯ０Ｂがハイレベルつまりメ
インアンプＭＡ０の相補出力信号ＭＯ０＊が論理“０”
とされるとき選択的にロウレベルとされる。

【００３０】ナンドゲートＮＡ１の出力信号がロウレベ
ルとされるとき、単位出力バッファＵＯＢ０ではＭＯＳ
ＦＥＴＰ１がオン状態とされ、ＭＯＳＦＥＴＮ１はオフ
状態とされる。このとき、制御ＭＯＳＦＥＴＮ７は、前
述のように、そのゲートソース間電圧がゼロすなわちデ
ータ入出力端子Ｄ０における出力信号の電位が回路の接
地電位つまりロウレベルに近くなるほどウィークリーつ
まり比較的小さなコンダクタンスをもってオン状態とさ
れる。このため、出力ＭＯＳＦＥＴＮ４のゲート電位ｄ
０Ｔは、図４に実線で示されるように、制御ＭＯＳＦＥ
ＴＮ７のコンダクタンスに応じて徐々に上昇し、これを
受けて出力ＭＯＳＦＥＴＮ４のコンダクタンスが徐々に
大きくされる。この結果、データ入出力端子Ｄ０におけ
る出力信号の電位は比較的緩やかに上昇し、出力信号の
電位変化つまり単位出力バッファＵＯＢ０が動作状態と
されることにともなう動作電流の変化が抑制される。そ
して、データ入出力端子Ｄ０における出力信号の電位が
ある程度まで高くなると、制御ＭＯＳＦＥＴＮ７のコン
ダクタンスが充分に大きくなり、出力ＭＯＳＦＥＴＮ４
のゲート電位が充分に高くなって、データ入出力端子Ｄ
０における出力信号の電位が規定のハイレベルに達す
る。

【００３１】なお、ナンドゲートＮＡ１の出力信号がロ
ウレベルとされるとき、ナンドゲートＮＡ２の出力信号
はハイレベルとされる。したがって、ＭＯＳＦＥＴＰ２
はオフ状態とされ、ＭＯＳＦＥＴＮ２がオン状態とされ
る。これにより、出力ＭＯＳＦＥＴＮ５のゲートがＭＯ
ＳＦＥＴＮ２を介して回路の接地電位のようなロウレベ
ルとされ、ＭＯＳＦＥＴＮ５はオフ状態とされる。

【００３２】一方、ナンドゲートＮＡ２の出力信号がロ
ウレベルとされるとき、単位出力バッファＵＯＢ０では
ＭＯＳＦＥＴＰ２がオン状態とされ、ＭＯＳＦＥＴＮ２
はオフ状態とされる。このとき、制御ＭＯＳＦＥＴＰ５
は、前述のように、そのゲートソース間電圧がゼロすな
わちデータ入出力端子Ｄ０における出力信号の電位が電
源電圧ＶＣＣつまりハイレベルに近づくほどウィークリ
ーつまり比較的小さなコンダクタンスをもってオン状態
とされる。このため、出力ＭＯＳＦＥＴＮ５のゲート電
位ｄ０Ｂは、図４に実線で示されるように、制御ＭＯＳ
ＦＥＴＰ５のコンダクタンスに応じて徐々に上昇し、こ
れを受けて出力ＭＯＳＦＥＴＮ５のコンダクタンスが徐
々に大きくされる。この結果、データ入出力端子Ｄ０に
おける出力信号の電位は比較的緩やかに下降し、出力信
号の電位変化つまり単位出力バッファＵＯＢ０が動作状
態とされることにともなう動作電流の変化が抑制され
る。そして、データ入出力端子Ｄ０における出力信号の
電位がある程度まで低くなると、制御ＭＯＳＦＥＴＰ５
のコンダクタンスが充分に大きくなり、出力ＭＯＳＦＥ
ＴＮ５のゲート電位が充分に高くなって、データ入出力
端子Ｄ０における出力信号の電位が規定のロウレベルに
達する。

【００３３】なお、ナンドゲートＮＡ２の出力信号がロ
ウレベルとされるとき、ナンドゲートＮＡ１の出力信号
はハイレベルとされる。したがって、ＭＯＳＦＥＴＰ１
はオフ状態とされ、ＭＯＳＦＥＴＮ１がオン状態とされ
る。これにより、出力ＭＯＳＦＥＴＮ４のゲートがＭＯ
ＳＦＥＴＮ１を介して回路の接地電位のようなロウレベ
ルとされ、ＭＯＳＦＥＴＮ４はオフ状態とされる。

【００３４】以上のように、この実施例のダイナミック
型ＲＡＭは、８ビットの記憶データを同時に入力又は出
力する形で多ビット化され、そのデータ出力バッファＤ
ＯＢを構成する単位出力バッファＵＯＢ０〜ＵＯＢ７の
それぞれは、実質的に出力ＭＯＳＦＥＴＮ４及びＮ５の
駆動径路にそれぞれ設けられかつそのコンダクタンスが
対応するデータ入出力端子Ｄ０〜Ｄ７における出力信号
の電位に従って選択的に変化される制御ＭＯＳＦＥＴＮ
７及びＰ５を含む。制御ＭＯＳＦＥＴＮ７及びＰ５は、
対応する出力制御ＭＯＳＦＥＴＮ４及びＮ５のゲート電
位をそのコンダクタンスに応じて緩やかに上昇させ、対
応する出力信号の電位を緩やかに変化させる。この結
果、比較的簡単な回路構成をもって、８個の単位出力バ
ッファＵＯＢ０〜ＵＯＢ７が同時に動作状態とされるこ
とにともなう動作電流の変化を抑制し、これにともなう
電源ノイズを抑制して、多ビット構成を採るダイナミッ
ク型ＲＡＭの出力特性を改善することができるものとな
る。

【００３５】なお、図３の単位出力バッファＵＯＢ０で
は、制御ＭＯＳＦＥＴＮ７が追加されることで出力ＭＯ
ＳＦＥＴＮ４のゲート電位のハイレベルが制御ＭＯＳＦ
ＥＴＮ７のしきい値電圧分だけ低下するが、図５に示さ
れるように、ＭＯＳＦＥＴＰ１のソースに電源電圧ＶＣ
Ｃより例えばＮチャンネルＭＯＳＦＥＴのしきい値電圧
Ｖｔｈｎの２倍つまり２Ｖｔｈｎだけ高い電源電圧ＶＣ
Ｈを供給することによって、これを回避することができ
る。また、図３の単位出力バッファＵＯＢ０では、制御
ＭＯＳＦＥＴＮ７及びＰ５のゲートが直接データ入出力
端子Ｄ０に結合され常にデータ入出力端子Ｄ０における
出力信号の電位の影響を受けるが、図６に示されるよう
に、データ入出力端子Ｄ０と制御ＭＯＳＦＥＴＮ７及び
Ｐ５の共通結合されたゲートとの間にダイナミック型Ｒ
ＡＭが選択状態とされるとき内部制御信号ＣＳに従って
選択的にオン状態とされるスイッチＭＯＳＦＥＴＰ３及
びＮ３を設けることによって、これを回避することがで
きる。

【００３６】一方、制御ＭＯＳＦＥＴＮ７及びＰ５は、
デプレッション型のＭＯＳＦＥＴに代えて、しきい値電
圧が比較的小さないわゆる低しきい値電圧ＭＯＳＦＥＴ
を用いることができる。また、制御ＭＯＳＦＥＴＮ７及
びＰ５は、図７に例示されるように、そのゲートとデー
タ入出力端子Ｄ０との間に所定のレベル変換回路ＬＣが
設けられることを条件に、通常のしきい値電圧を有する
エンハンスメント型ＭＯＳＦＥＴＮ６及びＰ４に置き換
えることもできる。この場合、レベル変換回路ＬＣによ
って形成される内部信号ＶＮ及びＶＰの電位は、単位出
力バッファＵＯＢ０が動作状態とされる当初において制
御ＭＯＳＦＥＴＮ６及びＰ４をウィークリーなオン状態
とし、データ入出力端子Ｄ０における出力信号の電位が
ある程度まで上昇し又は下降した時点で制御ＭＯＳＦＥ
ＴＮ６及びＰ４を充分なオン状態としうるような所定の
レベルに設定される必要がある。

【００３７】以上の複数の実施例に示されるように、こ
の発明を複数の出力バッファを備える多ビット構成のダ
イナミック型ＲＡＭ等の半導体装置に適用することで、
次のような作用効果が得られる。すなわち、 （１）多ビット構成とされ複数の出力バッファを備える
ダイナミック型ＲＡＭ等において、各出力バッファの一
対の出力ＭＯＳＦＥＴを選択的にオン状態とするための
駆動径路に、例えばデプレッション型のＮチャンネル及
びＰチャンネルＭＯＳＦＥＴからなる制御ＭＯＳＦＥＴ
をそれぞれ追加し、そのゲートを例えば回路の出力端子
に共通結合することで、回路の出力端子における出力信
号の電位変化に従って制御ＭＯＳＦＥＴのゲート電位を
変化させ、出力ＭＯＳＦＥＴがオン状態とされる当初
は、制御ＭＯＳＦＥＴのコンダクタンスを比較的小さく
して出力信号の電位変化を抑制し、出力信号の電位変化
がある程度まで達した後は、制御ＭＯＳＦＥＴのコンダ
クタンスを大きくして出力信号のハイレベル及びロウレ
ベルを規定レベルに設定することができるという効果が
得られる。

【００３８】（２）上記（１）項により、各出力バッフ
ァの出力信号の電位変化を緩やかなものとし、複数の出
力バッファが同時に動作状態とされることにともなう動
作電流の変化を抑制することができるという効果が得ら
れる。 （３）上記（１）項及び（２）項により、比較的簡単な
回路構成をもって、複数の出力バッファが同時に動作状
態とされることにともなう電源ノイズを抑制し、ダイナ
ミック型ＲＡＭ等の出力特性を改善できるという効果が
得られる。

【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ダイナミック型ＲＡＭに設
けられるデータ入出力端子の数は任意に設定することが
できるし、データ入力用の外部端子とデータ出力用の外
部端子を個別に設けることができる。ダイナミック型Ｒ
ＡＭは、そのメモリアレイＭＡＲＹが複数のサブメモリ
アレイに分割されるいわゆるアレイ分割方式を採ること
ができるし、Ｘアドレス信号及びＹアドレス信号がそれ
ぞれ別個のアドレス入力端子から入力されるいわゆるア
ドレスノンマルチプレックス方式を採ることもできる。
ダイナミック型ＲＡＭのブロック構成や起動制御信号及
びアドレス信号等の名称ならびに組み合わせは、この実
施例による制約を受けない。

【００４０】図３ないし図７において、出力ＭＯＳＦＥ
ＴＮ４及びＮ５は、並列結合される複数のＮチャンネル
ＭＯＳＦＥＴに置き換えることができる。また、単位出
力バッファＵＯＢ０〜ＵＯＢ７は、読み出しデータを保
持するためのラッチ回路を含むことができるし、各種の
保護素子を含むこともできる。各単位出力バッファの出
力端子は、外部端子ではなく例えば内部バスに結合され
るものであってもよいし、これらの単位出力バッファに
よって伝達される信号は、必ずしも読み出しデータであ
る必要もない。さらに、単位出力バッファＵＯＢ０〜Ｕ
ＯＢ７の具体的な回路構成や電源電圧の極性及び絶対値
ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態を
採りうる。

【００４１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、同様な出力バッファを
備えるスタティック型ＲＡＭ等の各種メモリ集積回路装
置やゲートアレイ集積回路等の論理集積回路装置にも適
用できる。この発明は、少なくともＭＯＳＦＥＴを基本
に構成される出力バッファを備える半導体装置に広く適
用できる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成とされ複数の
出力バッファを備えるダイナミック型ＲＡＭ等におい
て、各出力バッファの一対の出力ＭＯＳＦＥＴを選択的
にオン状態とするための駆動径路に、例えばデプレッシ
ョン型のＮチャンネル及びＰチャンネルＭＯＳＦＥＴか
らなる制御ＭＯＳＦＥＴをそれぞれ追加し、そのゲート
を例えば回路の出力端子に共通結合することで、回路の
出力端子における出力信号の電位変化に従って制御ＭＯ
ＳＦＥＴのゲート電位を変化させ、出力ＭＯＳＦＥＴが
オン状態とされる当初は、制御ＭＯＳＦＥＴのコンダク
タンスを比較的小さくして出力信号の電位変化を抑制
し、出力信号の電位変化がある程度まで達した後は、制
御ＭＯＳＦＥＴのコンダクタンスを大きくして出力信号
のハイレベル及びロウレベルを規定レベルに設定でき
る。これにより、出力信号の電位変化を緩やかなものと
し、出力バッファが動作状態とされることにともなう動
作電流の変化を抑制できるため、比較的簡単な回路構成
をもって、複数の出力バッファが同時に動作状態とされ
ることにともなう電源ノイズを抑制し、ダイナミック型
ＲＡＭ等の出力特性を改善することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるデータ
出力バッファの一実施例を示すブロック図である。

【図３】図２のデータ出力バッファに含まれる単位出力
バッファの第１の実施例を示す回路図である。

【図４】図３の単位出力バッファの一実施例を示す信号
波形図である。

【図５】図２のデータ出力バッファに含まれる単位出力
バッファの第２の実施例を示す回路図である。

【図６】図２のデータ出力バッファに含まれる単位出力
バッファの第３の実施例を示す回路図である。

【図７】図２のデータ出力バッファに含まれる単位出力
バッファの第４の実施例を示す回路図である。

【図８】従来のデータ出力バッファに含まれる単位出力
バッファの一例を示す回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ・・・セ
ンスアンプ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・
・Ｙアドレスバッファ、ＷＡ・・ライトアンプ、ＭＡ・
・・メインアンプ、ＤＩＢ・・・データ入力バッファ、
ＤＯＢ・・・データ出力バッファ、ＴＧ・・・タイミン
グ発生回路。ＵＯＢ０〜ＵＯＢ７・・・単位出力バッフ
ァ。ＬＣ・・・レベル変換回路。Ｐ１〜Ｐ４・・・エン
ハンスメント型ＰチャンネルＭＯＳＦＥＴ、Ｐ５・・・
デプレッション型ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ
６・・・エンハンスメント型ＮチャンネルＭＯＳＦＥ
Ｔ、Ｎ７・・・デプレッション型ＮチャンネルＭＯＳＦ
ＥＴ、ＮＡ１〜ＮＡ２・・・ナンドゲート、Ｖ１・・・
インバータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/0175 7436−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｆ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 そのドレイン又はソースが所定の出力ノ
   ードに結合される出力ＭＯＳＦＥＴと、実質的に上記出
   力ＭＯＳＦＥＴの駆動径路に設けられそのゲート電位が
   上記出力ノードの電位に従って選択的に変化される制御
   ＭＯＳＦＥＴとを具備することを特徴とする半導体装
   置。
2. 【請求項２】 上記出力ＭＯＳＦＥＴ及び制御ＭＯＳＦ
   ＥＴは、トライステート型の出力バッファを構成するも
   のであり、上記出力ノードは、上記出力バッファの出力
   端子であって、上記出力ＭＯＳＦＥＴは、第１の電源電
   圧と上記出力バッファの出力端子との間に設けられる第
   １導電型の第１のＭＯＳＦＥＴと、上記出力バッファの
   出力端子と第２の電源電圧との間に設けられる第１導電
   型の第２のＭＯＳＦＥＴとを含むものであり、上記制御
   ＭＯＳＦＥＴは、実質的に第１の電源電圧と上記第１の
   ＭＯＳＦＥＴのゲートとの間に設けられる第１導電型の
   第３のＭＯＳＦＥＴと、実質的に第１の電源電圧と上記
   第２のＭＯＳＦＥＴのゲートとの間に設けられる第２導
   電型の第４のＭＯＳＦＥＴとを含むものであることを特
   徴とする請求項１の半導体装置。
3. 【請求項３】 上記第３及び第４のＭＯＳＦＥＴは、そ
   のゲートが上記出力バッファの出力端子に結合されるデ
   プレッション型のＭＯＳＦＥＴからなるものであること
   を特徴とする請求項２の半導体装置。
4. 【請求項４】 上記第３及び第４のＭＯＳＦＥＴは、そ
   のゲートが上記出力バッファの出力端子に結合されるエ
   ンハンスメント型の低しきい値電圧ＭＯＳＦＥＴからな
   るものであることを特徴とする請求項２の半導体装置。
5. 【請求項５】 上記第３及び第４のＭＯＳＦＥＴは、そ
   のゲートに所定のレベル変換回路の出力信号を受けるエ
   ンハンスメント型のＭＯＳＦＥＴからなるものであるこ
   とを特徴とする請求項２の半導体装置。
6. 【請求項６】 上記半導体装置は、多ビット構成のダイ
   ナミック型ＲＡＭであって、上記出力バッファは、上記
   ダイナミック型ＲＡＭの読み出しデータの各ビットに対
   応して複数個設けられるものであることを特徴とする請
   求項１，請求項２，請求項３，請求項４又は請求項５の
   半導体装置。