JPH06244847A - ２線式入出力装置 - Google Patents
２線式入出力装置Info
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- JPH06244847A JPH06244847A JP5076842A JP7684293A JPH06244847A JP H06244847 A JPH06244847 A JP H06244847A JP 5076842 A JP5076842 A JP 5076842A JP 7684293 A JP7684293 A JP 7684293A JP H06244847 A JPH06244847 A JP H06244847A
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- Maintenance And Management Of Digital Transmission (AREA)
- Selective Calling Equipment (AREA)
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Abstract
(57)【要約】
【目的】 ２線式のＬＡＮ伝送路の一方に異常が発生し
た場合の交信不能を回避する。 【構成】 一対のバスはドライバ回路２１，２２を別々
に制御される。伝送路の異常は、端子１３，１４に与え
られるデータから異常検出回路５によって検知され、出
力制御回路３０により、ドライバ回路２１，２２の内、
異常の生じているバスに対応する方のみがその駆動を停
止される。 【効果】 伝送路の一方に異常が発生した場合、異常の
発生した方の伝送路に対応するドライバ回路を保護しつ
つ、交信を可能とする。
た場合の交信不能を回避する。 【構成】 一対のバスはドライバ回路２１，２２を別々
に制御される。伝送路の異常は、端子１３，１４に与え
られるデータから異常検出回路５によって検知され、出
力制御回路３０により、ドライバ回路２１，２２の内、
異常の生じているバスに対応する方のみがその駆動を停
止される。 【効果】 伝送路の一方に異常が発生した場合、異常の
発生した方の伝送路に対応するドライバ回路を保護しつ
つ、交信を可能とする。
Description
【０００１】
【産業上の利用分野】この発明は２線式入出力装置に関
し、特にＬＡＮ伝送路の送受信を行うＬＡＮトランシー
バに関するものである。
し、特にＬＡＮ伝送路の送受信を行うＬＡＮトランシー
バに関するものである。
【０００２】
【従来の技術】図４０は従来のトランシーバ装置１のブ
ロック図である。トランシーバ装置１には、一対となっ
てＬＡＮ伝送路３００を成し、電位ＶＤへとプルアップ
されたバスＢＵＳ−及び電位ＶＳへとプルダウンされた
バスＢＵＳ＋が、それぞれ端子１４，１３を介して接続
されている。またトランシーバ装置１には、バスＢＵＳ
＋，ＢＵＳ−に与えるべき入力データＴＸが入力される
端子９、バスＢＵＳ＋，ＢＵＳ−における異常を伝達す
る端子１０、バスＢＵＳ＋，ＢＵＳ−に与えられていた
データを伝達する端子１１が設けられている。
ロック図である。トランシーバ装置１には、一対となっ
てＬＡＮ伝送路３００を成し、電位ＶＤへとプルアップ
されたバスＢＵＳ−及び電位ＶＳへとプルダウンされた
バスＢＵＳ＋が、それぞれ端子１４，１３を介して接続
されている。またトランシーバ装置１には、バスＢＵＳ
＋，ＢＵＳ−に与えるべき入力データＴＸが入力される
端子９、バスＢＵＳ＋，ＢＵＳ−における異常を伝達す
る端子１０、バスＢＵＳ＋，ＢＵＳ−に与えられていた
データを伝達する端子１１が設けられている。
【０００３】端子１３，１４には、ＬＡＮ伝送路３００
（バスＢＵＳ＋，ＢＵＳ−）に入力データを与えるドラ
イバ回路２が接続される。出力制御回路３は端子９に接
続され、入力データＴＸに従ってドライバ回路２の駆動
を制御する。バス入力回路４は端子１３，１４に接続さ
れ、バスＢＵＳ＋，ＢＵＳ−に与えられていたデータを
入力セレクト回路６を介して端子１１に伝達する。
（バスＢＵＳ＋，ＢＵＳ−）に入力データを与えるドラ
イバ回路２が接続される。出力制御回路３は端子９に接
続され、入力データＴＸに従ってドライバ回路２の駆動
を制御する。バス入力回路４は端子１３，１４に接続さ
れ、バスＢＵＳ＋，ＢＵＳ−に与えられていたデータを
入力セレクト回路６を介して端子１１に伝達する。
【０００４】バスＢＵＳ＋，ＢＵＳ−に与えられていた
データは、バス入力回路４で信号ＶＯ，ＶＭ，ＶＰに変
換され、端子１０に接続された異常検出回路５や、リセ
ット回路８にも与えられる。バスＢＵＳ＋，ＢＵＳ−に
異常が生じた場合には異常検出回路５がその異常を端子
１０に伝達するが、正常な場合にはリセット回路８が異
常検出回路５をリセットし続けるので、端子１０には異
常である旨の信号が与えられない。
データは、バス入力回路４で信号ＶＯ，ＶＭ，ＶＰに変
換され、端子１０に接続された異常検出回路５や、リセ
ット回路８にも与えられる。バスＢＵＳ＋，ＢＵＳ−に
異常が生じた場合には異常検出回路５がその異常を端子
１０に伝達するが、正常な場合にはリセット回路８が異
常検出回路５をリセットし続けるので、端子１０には異
常である旨の信号が与えられない。
【０００５】ＬＡＮ伝送路３００の一方、即ちバスＢＵ
Ｓ＋，ＢＵＳ−のいずれかに異常が生じた場合には、入
力セレクト回路６は正常に動作している方のバスに与え
られていた出力データを選択して出力する。このため、
入力セレクト回路６は異常検出回路５とも接続されてい
る。
Ｓ＋，ＢＵＳ−のいずれかに異常が生じた場合には、入
力セレクト回路６は正常に動作している方のバスに与え
られていた出力データを選択して出力する。このため、
入力セレクト回路６は異常検出回路５とも接続されてい
る。
【０００６】図４１は、図４０で示されたトランシーバ
装置１の一部、即ちドライバ回路２、出力制御回路３、
バス入力回路４、異常検出回路５，リセット回路８の具
体的回路構成を示す回路図である。
装置１の一部、即ちドライバ回路２、出力制御回路３、
バス入力回路４、異常検出回路５，リセット回路８の具
体的回路構成を示す回路図である。
【０００７】出力制御回路３は、フリップフロップＦ１
及びゲートＧ１，Ｇ３で構成されている。ゲートＧ１
は、スタンバイ制御回路７より出力されるスタンバイ信
号ＳＴＢ＊によって制御されつつ、端子９に与えられた
入力データＴＸを受ける。入力データＴＸを受けた出力
制御回路３は、ドライバ回路２を駆動し、入力データＴ
Ｘに応じた信号が端子１３，１４を介してバスＢＵＳ
＋，ＢＵＳ−に伝達される。
及びゲートＧ１，Ｇ３で構成されている。ゲートＧ１
は、スタンバイ制御回路７より出力されるスタンバイ信
号ＳＴＢ＊によって制御されつつ、端子９に与えられた
入力データＴＸを受ける。入力データＴＸを受けた出力
制御回路３は、ドライバ回路２を駆動し、入力データＴ
Ｘに応じた信号が端子１３，１４を介してバスＢＵＳ
＋，ＢＵＳ−に伝達される。
【０００８】ドライバ回路２はＰＭＯＳトランジスタＰ
１、ＮＭＯＳトランジスタＮ１及びインバータＩ１から
構成されている。ＰＭＯＳトランジスタＰ１のソースに
は電位ＶＤが与えられ、そのドレインは端子１３に接続
されている。また、ＮＭＯＳトランジスタＮ１のソース
には電位ＶＳが与えられ、そのドレインは端子１４に接
続されている。よって、ＰＭＯＳトランジスタＰ１は入
力データＴＸと同相となるようにバスＢＵＳ＋を駆動
し、ＮＭＯＳトランジスタＮ１は入力データＴＸと逆相
となるようにバスＢＵＳ−を駆動する。
１、ＮＭＯＳトランジスタＮ１及びインバータＩ１から
構成されている。ＰＭＯＳトランジスタＰ１のソースに
は電位ＶＤが与えられ、そのドレインは端子１３に接続
されている。また、ＮＭＯＳトランジスタＮ１のソース
には電位ＶＳが与えられ、そのドレインは端子１４に接
続されている。よって、ＰＭＯＳトランジスタＰ１は入
力データＴＸと同相となるようにバスＢＵＳ＋を駆動
し、ＮＭＯＳトランジスタＮ１は入力データＴＸと逆相
となるようにバスＢＵＳ−を駆動する。
【０００９】バス入力回路４は、バスＢＵＳ＋に与えら
れたデータと基準電位ＶＲとを比較して信号ＶＰを得る
ためのコンパレータＣＰ、バスＢＵＳ−に与えられたデ
ータと基準電位ＶＲとを比較して信号ＶＭを得るための
コンパレータＣＭ、及びバスＢＵＳ＋，ＢＵＳ−に与え
られたデータの差動信号ＶＯを得るためのコンパレータ
ＣＯから構成される。
れたデータと基準電位ＶＲとを比較して信号ＶＰを得る
ためのコンパレータＣＰ、バスＢＵＳ−に与えられたデ
ータと基準電位ＶＲとを比較して信号ＶＭを得るための
コンパレータＣＭ、及びバスＢＵＳ＋，ＢＵＳ−に与え
られたデータの差動信号ＶＯを得るためのコンパレータ
ＣＯから構成される。
【００１０】基準電位ＶＲは、通常は電位（ＶＤ＋Ｖ
Ｓ）／２に設定される。信号ＶＰは、バスＢＵＳ＋に与
えられたデータの電位が基準電位ＶＲより大きいと
“Ｈ”となり、小さければ“Ｌ”となる。信号ＶＭは、
バスＢＵＳ−に与えられたデータの電位が基準電位ＶＲ
より小さいと“Ｈ”となり、大きければ“Ｌ”となる。
また信号ＶＯは、バスＢＵＳ＋に与えられたデータの電
位がバスＢＵＳ−に与えられたデータの電位より大きい
と“Ｈ”となり、小さければ“Ｌ”となる。従って、バ
スＢＵＳ＋，ＢＵＳ−が正常であれば、これら３つの信
号ＶＰ，ＶＯ，ＶＭは互いに同相となる。
Ｓ）／２に設定される。信号ＶＰは、バスＢＵＳ＋に与
えられたデータの電位が基準電位ＶＲより大きいと
“Ｈ”となり、小さければ“Ｌ”となる。信号ＶＭは、
バスＢＵＳ−に与えられたデータの電位が基準電位ＶＲ
より小さいと“Ｈ”となり、大きければ“Ｌ”となる。
また信号ＶＯは、バスＢＵＳ＋に与えられたデータの電
位がバスＢＵＳ−に与えられたデータの電位より大きい
と“Ｈ”となり、小さければ“Ｌ”となる。従って、バ
スＢＵＳ＋，ＢＵＳ−が正常であれば、これら３つの信
号ＶＰ，ＶＯ，ＶＭは互いに同相となる。
【００１１】異常検出回路５は、信号ＶＰをカウントす
るＴフリップフロップＴＰ１，ＴＰ２、及びフリップフ
ロップＴＰ２の出力をラッチするためのＤフリップフロ
ップＤＰ、並びに信号ＶＭをカウントするＴフリップフ
ロップＴＭ１，ＴＭ２、及びフリップフロップＴＭ２の
出力をラッチするためのＤフリップフロップＤＭ、更に
ＤフリップフロップＤＰ，ＤＭの出力の論理和をとるた
めのＮＡＮＤゲートＧ０から構成される。
るＴフリップフロップＴＰ１，ＴＰ２、及びフリップフ
ロップＴＰ２の出力をラッチするためのＤフリップフロ
ップＤＰ、並びに信号ＶＭをカウントするＴフリップフ
ロップＴＭ１，ＴＭ２、及びフリップフロップＴＭ２の
出力をラッチするためのＤフリップフロップＤＭ、更に
ＤフリップフロップＤＰ，ＤＭの出力の論理和をとるた
めのＮＡＮＤゲートＧ０から構成される。
【００１２】ＤフリップフロップＤＰ，ＤＭのそれぞれ
の出力は、フリップフロップＴＰ２，ＴＭ２の出力をラ
ッチして反転させた信号ＤＰＱ＊，ＤＭＱ＊（＊は信号
の反転を示す。また図においては記号の上に線を引いて
表わす。以下同様。）であり、これらは入力セレクト回
路６に伝達される。
の出力は、フリップフロップＴＰ２，ＴＭ２の出力をラ
ッチして反転させた信号ＤＰＱ＊，ＤＭＱ＊（＊は信号
の反転を示す。また図においては記号の上に線を引いて
表わす。以下同様。）であり、これらは入力セレクト回
路６に伝達される。
【００１３】入力セレクト回路６は、その詳細は図示し
ていないが、ＬＡＮ伝送路が正常に動作し、又はＬＡＮ
伝送路に正常なデータが与えられている場合には、信号
ＶＯを端子１１に伝達する。もしバスＢＵＳ＋，ＢＵＳ
−の一方が、それぞれ電位ＶＳ又は電位ＶＤに短絡する
などの異常があった場合、入力セレクト回路６は異常検
出回路５により出力される信号ＤＰＱ＊，ＤＭＱ＊を受
け、正常なバスに与えられた信号を選択して端子１１に
伝達する。
ていないが、ＬＡＮ伝送路が正常に動作し、又はＬＡＮ
伝送路に正常なデータが与えられている場合には、信号
ＶＯを端子１１に伝達する。もしバスＢＵＳ＋，ＢＵＳ
−の一方が、それぞれ電位ＶＳ又は電位ＶＤに短絡する
などの異常があった場合、入力セレクト回路６は異常検
出回路５により出力される信号ＤＰＱ＊，ＤＭＱ＊を受
け、正常なバスに与えられた信号を選択して端子１１に
伝達する。
【００１４】今、例えばバスＢＵＳ＋が電位ＶＳに短絡
した場合の異常検出回路５の動作を考える。信号ＶＰは
“Ｌ”へと立ち下がり、その状態で固定される。バスＢ
ＵＳ−は正常に動作しているため、端子１４には正常な
電位が与えられている。ところが端子１４に与えられる
電位は、通常トランジスタＮ１のオン抵抗により電圧降
下が生じており、電位ＶＳまで低下することはない。従
って、バスＢＵＳ＋が電位ＶＳに短絡すると、バスＢＵ
Ｓ−が“Ｌ”レベルとなる場合ですら端子１３に現れる
電位の方が低い。このため差動出力ＶＯも“Ｌ”に固定
される。
した場合の異常検出回路５の動作を考える。信号ＶＰは
“Ｌ”へと立ち下がり、その状態で固定される。バスＢ
ＵＳ−は正常に動作しているため、端子１４には正常な
電位が与えられている。ところが端子１４に与えられる
電位は、通常トランジスタＮ１のオン抵抗により電圧降
下が生じており、電位ＶＳまで低下することはない。従
って、バスＢＵＳ＋が電位ＶＳに短絡すると、バスＢＵ
Ｓ−が“Ｌ”レベルとなる場合ですら端子１３に現れる
電位の方が低い。このため差動出力ＶＯも“Ｌ”に固定
される。
【００１５】このため、後述するようにリセット回路８
はリセット信号ＲＳＴ＊を異常検出回路５に与えなくな
る。そこで、正常動作時にはリセット信号ＲＳＴ＊によ
ってリセットされるフリップフロップＴＰ１，ＴＰ２，
ＤＰ，ＴＭ１，ＴＭ２，ＤＭのリセットは行われなくな
り、これらのフリップフロップによるカウントが開始さ
れる。
はリセット信号ＲＳＴ＊を異常検出回路５に与えなくな
る。そこで、正常動作時にはリセット信号ＲＳＴ＊によ
ってリセットされるフリップフロップＴＰ１，ＴＰ２，
ＤＰ，ＴＭ１，ＴＭ２，ＤＭのリセットは行われなくな
り、これらのフリップフロップによるカウントが開始さ
れる。
【００１６】一方、信号ＶＰは“Ｌ”に固定されている
ので、フリップフロップＴＰ１，ＴＰ２，ＤＰは動作し
ない。信号ＶＭはバスＢＵＳ−に与えられたデータに対
応する電位を伝えるため、カウントを開始したＴＭ１，
ＴＭ２によってその立下がりがカウントされる。そして
信号ＶＭの４回目の立下がりに於いてフリップフロップ
ＤＭは動作し、信号ＤＭＱ＊が“Ｌ”となる。これが入
力セレクト回路６に伝達され、バスＢＵＳ＋において異
常があったことが伝達される。
ので、フリップフロップＴＰ１，ＴＰ２，ＤＰは動作し
ない。信号ＶＭはバスＢＵＳ−に与えられたデータに対
応する電位を伝えるため、カウントを開始したＴＭ１，
ＴＭ２によってその立下がりがカウントされる。そして
信号ＶＭの４回目の立下がりに於いてフリップフロップ
ＤＭは動作し、信号ＤＭＱ＊が“Ｌ”となる。これが入
力セレクト回路６に伝達され、バスＢＵＳ＋において異
常があったことが伝達される。
【００１７】同様にして、バスＢＵＳ−において異常が
あった場合には、信号ＤＰＱ＊が“Ｌ”となり、その異
常が入力セレクト回路６に伝達される。信号ＤＰＱ＊，
ＤＭＱ＊の両者の論理和の反転が信号ＥＲＲとしてゲー
トＧ０から出力され、信号ＥＲＲは端子１０及び出力制
御回路３に伝達される。出力制御回路３において、エラ
ー信号ＥＲＲが“Ｌ”になるとフリップフロップＦ１は
リセットされる。このためゲートＧ３の出力は“Ｈ”と
なってドライバ回路２はオフされる。
あった場合には、信号ＤＰＱ＊が“Ｌ”となり、その異
常が入力セレクト回路６に伝達される。信号ＤＰＱ＊，
ＤＭＱ＊の両者の論理和の反転が信号ＥＲＲとしてゲー
トＧ０から出力され、信号ＥＲＲは端子１０及び出力制
御回路３に伝達される。出力制御回路３において、エラ
ー信号ＥＲＲが“Ｌ”になるとフリップフロップＦ１は
リセットされる。このためゲートＧ３の出力は“Ｈ”と
なってドライバ回路２はオフされる。
【００１８】リセット回路８は、信号ＶＯの立上がりに
よって負のパルスであるリセット信号ＲＳＴ＊を発生す
るためのインバータＩ２〜Ｉ４、ＮＡＮＤゲートＧ４及
び容量Ｃを備えている。リセット信号ＲＳＴ＊はＡＮＤ
ゲートＧ２を介し、異常検出回路５の備えるフリップフ
ロップＴＰ１，ＴＰ２，ＤＰ，ＴＭ１，ＴＭ２，ＤＭの
リセット端子Ｒ＊に与えられ、信号ＶＯが正常な電位変
化を与える限り、これらのフリップフロップはリセット
され続ける。しかし、信号ＶＯの与える電位が固定され
た場合には、上述のようにリセット信号ＲＳＴ＊はこれ
らのフリップフロップをリセットしない。なお、電源投
入時にもリセット信号ＲＳＴ＊を発生させるため、電源
リセット回路ＲＯＰがＡＮＤゲートＧ２に与えられてい
る。
よって負のパルスであるリセット信号ＲＳＴ＊を発生す
るためのインバータＩ２〜Ｉ４、ＮＡＮＤゲートＧ４及
び容量Ｃを備えている。リセット信号ＲＳＴ＊はＡＮＤ
ゲートＧ２を介し、異常検出回路５の備えるフリップフ
ロップＴＰ１，ＴＰ２，ＤＰ，ＴＭ１，ＴＭ２，ＤＭの
リセット端子Ｒ＊に与えられ、信号ＶＯが正常な電位変
化を与える限り、これらのフリップフロップはリセット
され続ける。しかし、信号ＶＯの与える電位が固定され
た場合には、上述のようにリセット信号ＲＳＴ＊はこれ
らのフリップフロップをリセットしない。なお、電源投
入時にもリセット信号ＲＳＴ＊を発生させるため、電源
リセット回路ＲＯＰがＡＮＤゲートＧ２に与えられてい
る。
【００１９】エラー信号ＥＲＲが一旦“Ｌ”として出力
されたあと、バスＢＵＳ＋，ＢＵＳ−の異常が回復して
これらに正常なデータが与えられた場合、差動出力ＶＯ
は固定状態から脱する。よってリセット信号ＲＳＴが異
常検出回路５のフリップフロップＴＰ１，ＴＰ２，Ｄ
Ｐ，ＴＭ１，ＴＭ２，ＤＭのリセット端子Ｒに与えられ
る。つまり信号ＶＯの最初の立上がりでリセット信号Ｒ
ＳＴ＊が出力され、異常検出回路５のフリップフロップ
は全部リセットされる。よってエラー信号ＥＲＲも
“Ｈ”となる。
されたあと、バスＢＵＳ＋，ＢＵＳ−の異常が回復して
これらに正常なデータが与えられた場合、差動出力ＶＯ
は固定状態から脱する。よってリセット信号ＲＳＴが異
常検出回路５のフリップフロップＴＰ１，ＴＰ２，Ｄ
Ｐ，ＴＭ１，ＴＭ２，ＤＭのリセット端子Ｒに与えられ
る。つまり信号ＶＯの最初の立上がりでリセット信号Ｒ
ＳＴ＊が出力され、異常検出回路５のフリップフロップ
は全部リセットされる。よってエラー信号ＥＲＲも
“Ｈ”となる。
【００２０】エラー信号ＥＲＲが“Ｈ”となると、出力
制御回路３のフリップフロップＦ１はリセット状態から
動作可能状態へと遷移し、端子９に与えられた入力デー
タ等の立上がりでゲートＧ３が開く。その後、入力デー
タに応じてドライバ回路２が動作する。
制御回路３のフリップフロップＦ１はリセット状態から
動作可能状態へと遷移し、端子９に与えられた入力デー
タ等の立上がりでゲートＧ３が開く。その後、入力デー
タに応じてドライバ回路２が動作する。
【００２１】
【発明が解決しようとする課題】従来の技術において一
対の伝送路のいずれか一方のみにおいて異常があった場
合、正常な他方の伝送路に与えられているデータはトラ
ンーバ装置に入力されるものの、ドライバ回路がオフさ
れるので、他方の伝送路にすら入力データを与えること
ができない。よって、一対の伝送路を介して複数のユニ
ットによってネットワークを組んだ場合、一対の伝送路
の一方で異常が発生すると全てのユニットがオフし、相
互の通信が不能となるという第１の問題点があった。
対の伝送路のいずれか一方のみにおいて異常があった場
合、正常な他方の伝送路に与えられているデータはトラ
ンーバ装置に入力されるものの、ドライバ回路がオフさ
れるので、他方の伝送路にすら入力データを与えること
ができない。よって、一対の伝送路を介して複数のユニ
ットによってネットワークを組んだ場合、一対の伝送路
の一方で異常が発生すると全てのユニットがオフし、相
互の通信が不能となるという第１の問題点があった。
【００２２】更に、一旦相互の通信が不能となった場合
には、いずれのユニットも伝送路にデータを与えないた
め、伝送路の異常が回復した場合でも出力制御回路に与
えられているエラーに対する処理は解除されない。よっ
て、ドライバ回路を回復させるには電源を再度投入する
必要があるという第２の問題点があった。
には、いずれのユニットも伝送路にデータを与えないた
め、伝送路の異常が回復した場合でも出力制御回路に与
えられているエラーに対する処理は解除されない。よっ
て、ドライバ回路を回復させるには電源を再度投入する
必要があるという第２の問題点があった。
【００２３】また、従来の異常検出回路は以上の様に構
成されていたので、一対の伝送路の一方に異常が生じた
場合、正常な他方にパルスが４回以上入らなければ異常
と判断されない。したがって、伝送路が正常に復帰して
いてもデータの最初の部分は正常に伝達されないという
第３の問題点があった。これはシステムの仕様によって
は、障害となる場合がある。
成されていたので、一対の伝送路の一方に異常が生じた
場合、正常な他方にパルスが４回以上入らなければ異常
と判断されない。したがって、伝送路が正常に復帰して
いてもデータの最初の部分は正常に伝達されないという
第３の問題点があった。これはシステムの仕様によって
は、障害となる場合がある。
【００２４】この発明は上記の問題点を解決するために
なされたものであり、その第１の目的は、一対の伝送路
の一方に異常が生じた場合でも、正常な他方の伝送路に
対して入力データを与えることにより、通信不能を回避
することが可能な２線式入出力装置を提供することであ
る。
なされたものであり、その第１の目的は、一対の伝送路
の一方に異常が生じた場合でも、正常な他方の伝送路に
対して入力データを与えることにより、通信不能を回避
することが可能な２線式入出力装置を提供することであ
る。
【００２５】またこの発明の第２の目的は、伝送路に一
旦異常が発生した後、これが回復した場合には電源の再
投入を行わなくても自動的にドライバ回路を回復させる
ことにより、信頼性向上を可能とする２線式入出力装置
を提供することである。
旦異常が発生した後、これが回復した場合には電源の再
投入を行わなくても自動的にドライバ回路を回復させる
ことにより、信頼性向上を可能とする２線式入出力装置
を提供することである。
【００２６】またこの発明の第３の目的は、一対の伝送
路の内の一方に異常が生じた際、正常な他方の伝送路の
パルスが一回入っただけで異常を検出することができる
２線式入出力装置を提供することを目的とする。
路の内の一方に異常が生じた際、正常な他方の伝送路の
パルスが一回入っただけで異常を検出することができる
２線式入出力装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】この発明は、相互に逆相
の信号である第１及び第２の信号がそれぞれ伝達する第
１及び第２の伝送路に接続される２線式入出力装置につ
いてのものである。
の信号である第１及び第２の信号がそれぞれ伝達する第
１及び第２の伝送路に接続される２線式入出力装置につ
いてのものである。
【００２８】この発明の第１の態様は、（ａ）第１及び
第２の伝送路にそれぞれ第１及び第２の信号を与える第
１及び第２のドライバ回路と、（ｂ）第１及び第２の信
号を受け、第１の信号と所定の電位とを比較した第１の
比較信号と、第２の信号と所定の電位とを比較した第２
の比較信号と、第１の信号と第２の信号とを比較した第
３の比較信号と、を生成する入力回路と、（ｃ）第３の
比較信号を受けて、第１及び第２の伝送路が正常な場合
に活性化されるリセット信号を生成するリセット回路
と、（ｄ）第１及び第２の比較信号及びリセット信号を
受け、第１及び第２の伝送路のいずれか一方に異常が生
じた場合にそれぞれ活性化される第１及び第２のエラー
信号を生成する異常検出回路と、（ｅ）第１及び第２の
信号の基礎となる入力データと、第１及び第２のエラー
信号とを受け、第１及び第２のエラー信号のいずれか一
方が活性化している場合にはそれぞれ第１及び第２のド
ライバ回路の駆動を停止し、第１及び第２のエラー信号
が非活性化している場合には、入力データに従って第１
及び第２のドライバ回路を駆動させる出力制御回路と、
を備える。
第２の伝送路にそれぞれ第１及び第２の信号を与える第
１及び第２のドライバ回路と、（ｂ）第１及び第２の信
号を受け、第１の信号と所定の電位とを比較した第１の
比較信号と、第２の信号と所定の電位とを比較した第２
の比較信号と、第１の信号と第２の信号とを比較した第
３の比較信号と、を生成する入力回路と、（ｃ）第３の
比較信号を受けて、第１及び第２の伝送路が正常な場合
に活性化されるリセット信号を生成するリセット回路
と、（ｄ）第１及び第２の比較信号及びリセット信号を
受け、第１及び第２の伝送路のいずれか一方に異常が生
じた場合にそれぞれ活性化される第１及び第２のエラー
信号を生成する異常検出回路と、（ｅ）第１及び第２の
信号の基礎となる入力データと、第１及び第２のエラー
信号とを受け、第１及び第２のエラー信号のいずれか一
方が活性化している場合にはそれぞれ第１及び第２のド
ライバ回路の駆動を停止し、第１及び第２のエラー信号
が非活性化している場合には、入力データに従って第１
及び第２のドライバ回路を駆動させる出力制御回路と、
を備える。
【００２９】望ましくは、リセット回路は、（ｃ−１）
第３の比較信号と無関係な補助リセット信号をも更に生
成する。そして、異常検出回路は、（ｄ−１）第１の比
較信号をカウントし、リセット信号によってリセットさ
れる第１のカウンタと、（ｄ−２）第１のカウンタの出
力をトリガとして入力し、補助リセット信号によってリ
セットされる第１のＤフリップフロップと、（ｄ−３）
第２の比較信号をカウントし、リセット信号によってリ
セットされる第２のカウンタと、（ｄ−４）第２のカウ
ンタの出力をトリガとして入力し、補助リセット信号に
よってリセットされる第２のＤフリップフロップと、を
備える。
第３の比較信号と無関係な補助リセット信号をも更に生
成する。そして、異常検出回路は、（ｄ−１）第１の比
較信号をカウントし、リセット信号によってリセットさ
れる第１のカウンタと、（ｄ−２）第１のカウンタの出
力をトリガとして入力し、補助リセット信号によってリ
セットされる第１のＤフリップフロップと、（ｄ−３）
第２の比較信号をカウントし、リセット信号によってリ
セットされる第２のカウンタと、（ｄ−４）第２のカウ
ンタの出力をトリガとして入力し、補助リセット信号に
よってリセットされる第２のＤフリップフロップと、を
備える。
【００３０】更に望ましくは、リセット回路は、（ｃ−
２）電源のリセットで動作し、補助リセット信号を生成
する電源リセット回路を備える。
２）電源のリセットで動作し、補助リセット信号を生成
する電源リセット回路を備える。
【００３１】更に望ましくは、リセット回路は、（ｃ−
３）リセット回路の外部から与えられる外部リセット信
号及び電源リセット回路の出力の論理積をとって補助リ
セット信号を生成するリセット用ゲートを更に備える。
３）リセット回路の外部から与えられる外部リセット信
号及び電源リセット回路の出力の論理積をとって補助リ
セット信号を生成するリセット用ゲートを更に備える。
【００３２】あるいは望ましくは、異常検出回路は、
（ｄ−５）第１及び第２のエラー信号の論理和をとって
第３のエラー信号を生成するエラー信号用ゲートと、
（ｄ−６）第３のエラー信号をラッチし、第４のエラー
信号を生成するラッチ回路と、を備える。
（ｄ−５）第１及び第２のエラー信号の論理和をとって
第３のエラー信号を生成するエラー信号用ゲートと、
（ｄ−６）第３のエラー信号をラッチし、第４のエラー
信号を生成するラッチ回路と、を備える。
【００３３】またこの発明の第２の態様は、（ａ）第１
及び第２の伝送路にそれぞれ第１及び第２の信号を与え
るドライバ回路と、（ｂ）第１及び第２の信号を受け、
第１の信号と所定の電位とを比較した第１の比較信号
と、第２の信号と所定の電位とを比較した第２の比較信
号と、第１の信号と第２の信号とを比較した第３の比較
信号と、を生成する入力回路と、（ｃ）第３の比較信号
を受けて、第１及び第２の伝送路が正常な場合に活性化
されるリセット信号を生成するリセット回路と、（ｄ）
第１及び第２の比較信号及びリセット信号を受け、第１
及び第２の伝送路のいずれか一方に異常が生じた場合に
それぞれ活性化されるエラー信号を生成する異常検出回
路と、（ｅ）第１及び第２の信号の基礎となる入力デー
タと、エラー信号とを受け、エラー信号が活性化してい
る場合には原則的にドライバ回路の駆動を停止し、エラ
ー信号が非活性化している場合には、入力データに従っ
てドライバ回路を駆動させる出力制御回路と、（ｆ）エ
ラー信号を受け、その活性化によって始動し、一定期間
後に、エラー信号が活性化している場合でも例外的に出
力制御回路をしてドライバ回路を駆動させる臨時駆動信
号を出力制御回路に与えるタイマと、を備える。
及び第２の伝送路にそれぞれ第１及び第２の信号を与え
るドライバ回路と、（ｂ）第１及び第２の信号を受け、
第１の信号と所定の電位とを比較した第１の比較信号
と、第２の信号と所定の電位とを比較した第２の比較信
号と、第１の信号と第２の信号とを比較した第３の比較
信号と、を生成する入力回路と、（ｃ）第３の比較信号
を受けて、第１及び第２の伝送路が正常な場合に活性化
されるリセット信号を生成するリセット回路と、（ｄ）
第１及び第２の比較信号及びリセット信号を受け、第１
及び第２の伝送路のいずれか一方に異常が生じた場合に
それぞれ活性化されるエラー信号を生成する異常検出回
路と、（ｅ）第１及び第２の信号の基礎となる入力デー
タと、エラー信号とを受け、エラー信号が活性化してい
る場合には原則的にドライバ回路の駆動を停止し、エラ
ー信号が非活性化している場合には、入力データに従っ
てドライバ回路を駆動させる出力制御回路と、（ｆ）エ
ラー信号を受け、その活性化によって始動し、一定期間
後に、エラー信号が活性化している場合でも例外的に出
力制御回路をしてドライバ回路を駆動させる臨時駆動信
号を出力制御回路に与えるタイマと、を備える。
【００３４】この第２の態様において、エラー信号を単
一とし、タイマを単一とし、臨時駆動信号を単一とする
ことができる。
一とし、タイマを単一とし、臨時駆動信号を単一とする
ことができる。
【００３５】またエラー信号が一対を成し、タイマを一
対で構成し、一対の臨時駆動信号を出力制御回路に与え
ることもできる。そしてリセット回路は更に第１及び第
２の比較信号を受け、それぞれを基礎として、一対のエ
ラー信号と共に一対のタイマをリセットする、第１及び
第２の補助リセット信号が出力される。
対で構成し、一対の臨時駆動信号を出力制御回路に与え
ることもできる。そしてリセット回路は更に第１及び第
２の比較信号を受け、それぞれを基礎として、一対のエ
ラー信号と共に一対のタイマをリセットする、第１及び
第２の補助リセット信号が出力される。
【００３６】あるいは、エラー信号は一対を成し、タイ
マは三幅対で構成し、三幅対の臨時駆動信号を出力制御
回路に与える。そしてリセット回路は更に第１及び第２
の比較信号を受け、それぞれを基礎として、一対のエラ
ー信号と共に三幅対のタイマをリセットする、第１及び
第２の補助リセット信号を出力する。
マは三幅対で構成し、三幅対の臨時駆動信号を出力制御
回路に与える。そしてリセット回路は更に第１及び第２
の比較信号を受け、それぞれを基礎として、一対のエラ
ー信号と共に三幅対のタイマをリセットする、第１及び
第２の補助リセット信号を出力する。
【００３７】またこの発明の第３の態様は、（ａ）第１
及び第２の伝送路にそれぞれ第１及び第２の信号を与え
る第１及び第２のドライバ回路と、（ｂ）第１及び第２
の信号を受け、第１の信号と所定の電位とを比較した第
１の比較信号と、第２の信号と所定の電位とを比較した
第２の比較信号と、第１の信号と第２の信号とを比較し
た第３の比較信号と、を生成する入力回路と、（ｃ）第
３の比較信号を受けて、第１及び第２の伝送路が正常な
場合に活性化されるリセット信号を生成するリセット回
路と、（ｄ）（ｄ−１）リセット信号によってリセット
され、第２の比較信号をカウントして第１のカウント出
力を出力する第１のカウンタと、（ｄ−２）第１のカウ
ント出力をトリガとして入力し、リセット信号によって
リセットされ、第１の伝送路に異常が生じた場合に活性
化される第１のエラー信号を生成する第１のＤフリップ
フロップと、（ｄ−３）リセット信号によってリセット
され、第１の比較信号をカウントして第２のカウント出
力を出力する第２のカウンタと、（ｄ−４）第２のカウ
ント出力をトリガとして入力し、リセット信号によって
リセットされ、第２の伝送路に異常が生じた場合に活性
化される第２のエラー信号を生成する第２のＤフリップ
フロップと、を有する異常検出回路と、（ｅ）（ｅ−
１）第１及び第２の信号の基礎となる入力データと、第
１及び第２のエラー信号とを受け、（ｅ−２）第１及び
第２のエラー信号が非活性化している場合には、入力デ
ータに従ってドライバ回路を駆動させ、（ｅ−３）第１
及び第２のエラー信号のいずれかが活性化している場合
には、原則的にそれぞれ第１及び第２のドライバ回路の
駆動を停止し、第１のカウント出力及び第２のカウント
出力がそれぞれ所定の値となった場合には、例外的にそ
れぞれ第１及び第２のドライバ回路を駆動させる出力制
御回路と、を備える。
及び第２の伝送路にそれぞれ第１及び第２の信号を与え
る第１及び第２のドライバ回路と、（ｂ）第１及び第２
の信号を受け、第１の信号と所定の電位とを比較した第
１の比較信号と、第２の信号と所定の電位とを比較した
第２の比較信号と、第１の信号と第２の信号とを比較し
た第３の比較信号と、を生成する入力回路と、（ｃ）第
３の比較信号を受けて、第１及び第２の伝送路が正常な
場合に活性化されるリセット信号を生成するリセット回
路と、（ｄ）（ｄ−１）リセット信号によってリセット
され、第２の比較信号をカウントして第１のカウント出
力を出力する第１のカウンタと、（ｄ−２）第１のカウ
ント出力をトリガとして入力し、リセット信号によって
リセットされ、第１の伝送路に異常が生じた場合に活性
化される第１のエラー信号を生成する第１のＤフリップ
フロップと、（ｄ−３）リセット信号によってリセット
され、第１の比較信号をカウントして第２のカウント出
力を出力する第２のカウンタと、（ｄ−４）第２のカウ
ント出力をトリガとして入力し、リセット信号によって
リセットされ、第２の伝送路に異常が生じた場合に活性
化される第２のエラー信号を生成する第２のＤフリップ
フロップと、を有する異常検出回路と、（ｅ）（ｅ−
１）第１及び第２の信号の基礎となる入力データと、第
１及び第２のエラー信号とを受け、（ｅ−２）第１及び
第２のエラー信号が非活性化している場合には、入力デ
ータに従ってドライバ回路を駆動させ、（ｅ−３）第１
及び第２のエラー信号のいずれかが活性化している場合
には、原則的にそれぞれ第１及び第２のドライバ回路の
駆動を停止し、第１のカウント出力及び第２のカウント
出力がそれぞれ所定の値となった場合には、例外的にそ
れぞれ第１及び第２のドライバ回路を駆動させる出力制
御回路と、を備える。
【００３８】望ましくは、異常検出回路は、（ｄ−５）
第１及び第２のエラー信号の論理和をとって第３のエラ
ー信号を生成するエラー信号用ゲートを更に備える。そ
して、リセット回路は第３のエラー信号を更に受け、
（ｃ−１）第３の比較信号をトリガとしてカウントし、
第３のエラー信号によってリセットされるリセット用カ
ウンタを備える。
第１及び第２のエラー信号の論理和をとって第３のエラ
ー信号を生成するエラー信号用ゲートを更に備える。そ
して、リセット回路は第３のエラー信号を更に受け、
（ｃ−１）第３の比較信号をトリガとしてカウントし、
第３のエラー信号によってリセットされるリセット用カ
ウンタを備える。
【００３９】また、この発明の第４の態様は、（ａ）第
１及び第２の伝送路にそれぞれ第１及び第２の信号を与
えるドライバ回路と、（ｂ）第１及び第２の信号を受
け、第１及び第２の信号が正常か否かをそれぞれ示す第
１及び第２の参照信号を生成する入力回路と、（ｃ）第
１及び第２の参照信号を受け、第１及び第２の伝送路の
いずれか一方に異常が生じた場合に活性化されるエラー
信号を生成する異常検出回路と、（ｄ）第１及び第２の
信号の基礎となる入力データと、エラー信号とを受け、
エラー信号が活性化している場合にはドライバ回路の駆
動を停止し、エラー信号が非活性化している場合には、
入力データに従ってドライバ回路を駆動させる出力制御
回路と、を備える。そして異常検出回路は、（ｃ−１）
第１及び第２の参照信号が一致しない場合に活性化され
る一致検出信号を生成する一致検出回路と、（ｃ−２）
一致検出信号を保持してエラー信号を生成する一致検出
保持回路と、を有する。
１及び第２の伝送路にそれぞれ第１及び第２の信号を与
えるドライバ回路と、（ｂ）第１及び第２の信号を受
け、第１及び第２の信号が正常か否かをそれぞれ示す第
１及び第２の参照信号を生成する入力回路と、（ｃ）第
１及び第２の参照信号を受け、第１及び第２の伝送路の
いずれか一方に異常が生じた場合に活性化されるエラー
信号を生成する異常検出回路と、（ｄ）第１及び第２の
信号の基礎となる入力データと、エラー信号とを受け、
エラー信号が活性化している場合にはドライバ回路の駆
動を停止し、エラー信号が非活性化している場合には、
入力データに従ってドライバ回路を駆動させる出力制御
回路と、を備える。そして異常検出回路は、（ｃ−１）
第１及び第２の参照信号が一致しない場合に活性化され
る一致検出信号を生成する一致検出回路と、（ｃ−２）
一致検出信号を保持してエラー信号を生成する一致検出
保持回路と、を有する。
【００４０】また、この発明の第５の態様は、（ａ）第
１及び第２の伝送路にそれぞれ第１及び第２の信号を与
えるドライバ回路と、（ｂ）第１及び第２の信号を受
け、第１及び第２の信号が正常か否かをそれぞれ示す第
１及び第２の参照信号を生成する入力回路と、（ｃ）第
１及び第２の参照信号を受け、第１及び第２の伝送路の
いずれか一方に異常が生じた場合に活性化されるエラー
信号を生成する異常検出回路と、（ｄ）第１及び第２の
信号の基礎となる入力データと、エラー信号とを受け、
エラー信号が活性化している場合にはドライバ回路の駆
動を停止し、エラー信号が非活性化している場合には、
入力データに従ってドライバ回路を駆動させる出力制御
回路と、を備える。そして、異常検出回路は、（ｃ−
１）第１の参照信号をトリガとして入力し、パルス状の
信号を出力する第１のワンショットマルチと、（ｃ−
２）第１の参照信号を反転した信号をトリガとして入力
し、パルス状の信号を出力する第２のワンショットマル
チと、（ｃ−３）第２の参照信号をトリガとして入力
し、パルス状の信号を出力する第３のワンショットマル
チと、（ｃ−４）第２の参照信号を反転した信号をトリ
ガとして入力し、パルス状の信号を出力する第４のワン
ショットマルチと、（ｃ−５）第１乃至第４のワンショ
ットマルチの出力の論理和をとってエラー信号を生成す
る異常検出用ゲートと、を有する。
１及び第２の伝送路にそれぞれ第１及び第２の信号を与
えるドライバ回路と、（ｂ）第１及び第２の信号を受
け、第１及び第２の信号が正常か否かをそれぞれ示す第
１及び第２の参照信号を生成する入力回路と、（ｃ）第
１及び第２の参照信号を受け、第１及び第２の伝送路の
いずれか一方に異常が生じた場合に活性化されるエラー
信号を生成する異常検出回路と、（ｄ）第１及び第２の
信号の基礎となる入力データと、エラー信号とを受け、
エラー信号が活性化している場合にはドライバ回路の駆
動を停止し、エラー信号が非活性化している場合には、
入力データに従ってドライバ回路を駆動させる出力制御
回路と、を備える。そして、異常検出回路は、（ｃ−
１）第１の参照信号をトリガとして入力し、パルス状の
信号を出力する第１のワンショットマルチと、（ｃ−
２）第１の参照信号を反転した信号をトリガとして入力
し、パルス状の信号を出力する第２のワンショットマル
チと、（ｃ−３）第２の参照信号をトリガとして入力
し、パルス状の信号を出力する第３のワンショットマル
チと、（ｃ−４）第２の参照信号を反転した信号をトリ
ガとして入力し、パルス状の信号を出力する第４のワン
ショットマルチと、（ｃ−５）第１乃至第４のワンショ
ットマルチの出力の論理和をとってエラー信号を生成す
る異常検出用ゲートと、を有する。
【００４１】
【作用】この発明の第１の態様において、第１の伝送路
に異常が生じた場合、これに対応する第１のドライバ回
路の駆動は停止され、第１のドライバ回路の破壊は回避
される。一方、正常な第２の伝送路に対応する第２のド
ライバ回路の駆動は停止されず、第２の伝送路にデータ
を与える。
に異常が生じた場合、これに対応する第１のドライバ回
路の駆動は停止され、第１のドライバ回路の破壊は回避
される。一方、正常な第２の伝送路に対応する第２のド
ライバ回路の駆動は停止されず、第２の伝送路にデータ
を与える。
【００４２】この発明の第２の態様において、伝送路に
異常が生じた場合、一旦ドライバ回路の駆動は停止され
る。ドライバ回路の駆動停止後、タイマによって一定期
間経過後に一時的にドライバ回路の駆動が再開される。
これにより、伝送路における異常が回復していた場合に
は、伝送路にデータが与えられる。
異常が生じた場合、一旦ドライバ回路の駆動は停止され
る。ドライバ回路の駆動停止後、タイマによって一定期
間経過後に一時的にドライバ回路の駆動が再開される。
これにより、伝送路における異常が回復していた場合に
は、伝送路にデータが与えられる。
【００４３】この発明の第３の態様において、伝送路に
異常が生じた場合、一旦ドライバ回路の駆動は停止され
る。ドライバ回路の駆動停止後、入力データが所定の回
数だけ計数されると、一時的にドライバ回路の駆動が再
開される。これにより、伝送路における異常が回復して
いた場合には、伝送路にデータが与えられる。
異常が生じた場合、一旦ドライバ回路の駆動は停止され
る。ドライバ回路の駆動停止後、入力データが所定の回
数だけ計数されると、一時的にドライバ回路の駆動が再
開される。これにより、伝送路における異常が回復して
いた場合には、伝送路にデータが与えられる。
【００４４】この発明の第４の態様において、一致検出
回路が第１及び第２の参照信号が一致しない場合を検出
し、一致検出保持回路がその結果を保持する。
回路が第１及び第２の参照信号が一致しない場合を検出
し、一致検出保持回路がその結果を保持する。
【００４５】この発明の第５の態様において、第１及び
第２のワンショットマルチの出力の論理和は、第１の信
号が正常な場合と異常な場合とで異なる２つの論理値を
与える。また、第３及び第４のワンショットマルチの出
力の論理和は、第２の信号が正常な場合と異常な場合と
で異なる２つの論理値を与える。
第２のワンショットマルチの出力の論理和は、第１の信
号が正常な場合と異常な場合とで異なる２つの論理値を
与える。また、第３及び第４のワンショットマルチの出
力の論理和は、第２の信号が正常な場合と異常な場合と
で異なる２つの論理値を与える。
【００４６】
【実施例】（Ａ）第１実施例： （Ａ−１）基本的構成：図１は、この発明の第１実施例
にかかるトランシーバ装置１００の構成を示すブロック
図である。トランシーバ装置１００は、一対の伝送路、
例えば車載用ＬＡＮ伝送路に接続されるユニットの構成
要素となり、伝送路と接続される端子１３，１４を備え
ている。雑音対策のため、一対の伝送路には、一般に互
いに逆相となる信号が伝達される。
にかかるトランシーバ装置１００の構成を示すブロック
図である。トランシーバ装置１００は、一対の伝送路、
例えば車載用ＬＡＮ伝送路に接続されるユニットの構成
要素となり、伝送路と接続される端子１３，１４を備え
ている。雑音対策のため、一対の伝送路には、一般に互
いに逆相となる信号が伝達される。
【００４７】図２はトランシーバ装置１００を備えるユ
ニット２００ａ，２００ｂ，…がＬＡＮ伝送路３００を
構成するバスＢＵＳ＋，ＢＵＳ−と接続される態様を示
すブロック図である。端子１３は、電位ＶＳへとプルダ
ウンされるバスＢＵＳ＋に接続される。また端子１４
は、電位ＶＤへとプルアップされるバスＢＵＳ−に接続
される。ユニット２００ａ，２００ｂ，…の各々におい
てトランシーバ装置１００は制御装置１１０に接続さ
れ、その制御の下で動作する。制御装置１１０には周辺
素子１２０も接続されている。周辺素子１２０は車のラ
ンプやセンサを代表するものである。
ニット２００ａ，２００ｂ，…がＬＡＮ伝送路３００を
構成するバスＢＵＳ＋，ＢＵＳ−と接続される態様を示
すブロック図である。端子１３は、電位ＶＳへとプルダ
ウンされるバスＢＵＳ＋に接続される。また端子１４
は、電位ＶＤへとプルアップされるバスＢＵＳ−に接続
される。ユニット２００ａ，２００ｂ，…の各々におい
てトランシーバ装置１００は制御装置１１０に接続さ
れ、その制御の下で動作する。制御装置１１０には周辺
素子１２０も接続されている。周辺素子１２０は車のラ
ンプやセンサを代表するものである。
【００４８】図３は、ユニット２００ａ，２００ｂ，…
が車１０００内でＬＡＮ伝送路３００と接続される様子
を示す概念図である。このようにＬＡＮ伝送路３００で
相互に接続されたユニット２００ａ，２００ｂ，…は、
その各々に備えられているトランシーバ装置１００を介
してデータの交信を行っている。
が車１０００内でＬＡＮ伝送路３００と接続される様子
を示す概念図である。このようにＬＡＮ伝送路３００で
相互に接続されたユニット２００ａ，２００ｂ，…は、
その各々に備えられているトランシーバ装置１００を介
してデータの交信を行っている。
【００４９】図１に戻り、トランシーバ装置１００の構
成を説明する。トランシーバ装置１００は従来のトラン
シーバ装置１と比較して、出力制御回路３の代わりに出
力制御回路３０が、ドライバ回路２の代わりにドライバ
回路２１，２２が、それぞれ設けられた構成となってい
る。
成を説明する。トランシーバ装置１００は従来のトラン
シーバ装置１と比較して、出力制御回路３の代わりに出
力制御回路３０が、ドライバ回路２の代わりにドライバ
回路２１，２２が、それぞれ設けられた構成となってい
る。
【００５０】端子９にはバスＢＵＳ＋，ＢＵＳ−に与え
るべき入力データＴＸが入力される。端子１０にはバス
ＢＵＳ＋，ＢＵＳ−における異常を示すエラー信号ＥＲ
Ｒが異常検出回路５から与えられる。端子１１にはバス
ＢＵＳ＋，ＢＵＳ−に与えられていたデータが与えられ
る。
るべき入力データＴＸが入力される。端子１０にはバス
ＢＵＳ＋，ＢＵＳ−における異常を示すエラー信号ＥＲ
Ｒが異常検出回路５から与えられる。端子１１にはバス
ＢＵＳ＋，ＢＵＳ−に与えられていたデータが与えられ
る。
【００５１】端子１３，１４には、バスＢＵＳ＋，ＢＵ
Ｓ−のそれぞれを駆動するドライバ回路２１，２２の出
力が与えられる。出力制御回路３０は端子９に接続さ
れ、入力データＴＸに従ってドライバ回路２１，２２の
駆動の制御を行う。バス入力回路４は端子１３，１４に
接続され、バスＢＵＳ＋，ＢＵＳ−に与えられていたデ
ータを入力セレクト回路６を介して端子１１に伝達す
る。
Ｓ−のそれぞれを駆動するドライバ回路２１，２２の出
力が与えられる。出力制御回路３０は端子９に接続さ
れ、入力データＴＸに従ってドライバ回路２１，２２の
駆動の制御を行う。バス入力回路４は端子１３，１４に
接続され、バスＢＵＳ＋，ＢＵＳ−に与えられていたデ
ータを入力セレクト回路６を介して端子１１に伝達す
る。
【００５２】スタンバイ制御回路７には端子１２を介し
てスタンバイモードとすべきか否かの指示が伝達され、
ドライバ回路２１，２２及びバス入力回路４に関して必
要最小限の機能を残し、低消費電流モードにするか否か
を制御するスタンバイ信号ＳＴＢ＊を出力する。
てスタンバイモードとすべきか否かの指示が伝達され、
ドライバ回路２１，２２及びバス入力回路４に関して必
要最小限の機能を残し、低消費電流モードにするか否か
を制御するスタンバイ信号ＳＴＢ＊を出力する。
【００５３】バスＢＵＳ＋，ＢＵＳ−に与えられていた
データは、バス入力回路４において信号ＶＰ，ＶＭ，Ｖ
Ｏに変換される。これらの信号は、バスＢＵＳ＋，ＢＵ
Ｓ−に異常がない場合には、いずれもバスＢＵＳ＋に与
えられているデータと同相の信号となっている。異常検
出回路５には信号ＶＰ，ＶＭが、リセット回路８には信
号ＶＯが、それぞれ与えられる。リセット回路８は信号
ＶＯからリセット信号ＲＳＴ＊を生成する。
データは、バス入力回路４において信号ＶＰ，ＶＭ，Ｖ
Ｏに変換される。これらの信号は、バスＢＵＳ＋，ＢＵ
Ｓ−に異常がない場合には、いずれもバスＢＵＳ＋に与
えられているデータと同相の信号となっている。異常検
出回路５には信号ＶＰ，ＶＭが、リセット回路８には信
号ＶＯが、それぞれ与えられる。リセット回路８は信号
ＶＯからリセット信号ＲＳＴ＊を生成する。
【００５４】バスＢＵＳ＋，ＢＵＳ−に異常が生じた場
合には、異常検出回路５は信号ＶＰ，ＶＭ及びリセット
信号ＲＳＴから生成するエラー信号ＥＲＲを活性化す
る。バスＢＵＳ＋，ＢＵＳ−が正常な場合にはリセット
回路８が異常検出回路５にリセット信号ＲＳＴ＊を与え
続けるので、ＥＲＲ信号は非活性となる。
合には、異常検出回路５は信号ＶＰ，ＶＭ及びリセット
信号ＲＳＴから生成するエラー信号ＥＲＲを活性化す
る。バスＢＵＳ＋，ＢＵＳ−が正常な場合にはリセット
回路８が異常検出回路５にリセット信号ＲＳＴ＊を与え
続けるので、ＥＲＲ信号は非活性となる。
【００５５】異常検出回路５は信号ＶＰ，ＶＭ及びリセ
ット信号ＲＳＴ＊から信号ＤＰＱ＊，ＤＭＱ＊を生成
し、入力セレクト回路６に伝達する。信号ＤＰＱ＊はバ
スＢＵＳ−に異常が、信号ＤＭＱ＊はバスＢＵＳ＋に異
常が、それぞれあった場合に活性化される。バスＢＵＳ
＋，ＢＵＳ−のいずれかに異常が生じた場合には、入力
セレクト回路６は信号ＤＰＱ＊，ＤＭＱ＊の制御の下、
信号ＶＭ，ＶＰの内、正常に動作している方のバスに与
えられていたデータに対応する方を選択して出力する。
ット信号ＲＳＴ＊から信号ＤＰＱ＊，ＤＭＱ＊を生成
し、入力セレクト回路６に伝達する。信号ＤＰＱ＊はバ
スＢＵＳ−に異常が、信号ＤＭＱ＊はバスＢＵＳ＋に異
常が、それぞれあった場合に活性化される。バスＢＵＳ
＋，ＢＵＳ−のいずれかに異常が生じた場合には、入力
セレクト回路６は信号ＤＰＱ＊，ＤＭＱ＊の制御の下、
信号ＶＭ，ＶＰの内、正常に動作している方のバスに与
えられていたデータに対応する方を選択して出力する。
【００５６】従来の技術とは異なり、出力制御回路３０
は異常検出回路５からエラー信号ＥＲＲを受けない。そ
の代わりに、入力セレクト回路６のみならず出力制御回
路３０も信号ＤＰＱ＊，ＤＭＱ＊を受ける。そしてこれ
らの信号を基礎としてドライバ回路２１，２２の駆動を
制御する。
は異常検出回路５からエラー信号ＥＲＲを受けない。そ
の代わりに、入力セレクト回路６のみならず出力制御回
路３０も信号ＤＰＱ＊，ＤＭＱ＊を受ける。そしてこれ
らの信号を基礎としてドライバ回路２１，２２の駆動を
制御する。
【００５７】（Ａ−２）具体的構成：図４は、上記実施
例の出力制御回路３０、ドライバ回路２１，２２の具体
的構成を示す回路図である。出力制御回路３０は、端子
９から与えられる入力データと、スタンバイ制御回路７
から与えられるスタンバイ信号ＳＴＢ＊との論理和をと
って出力するＡＮＤゲートＧ１を備える。このため、ス
タンバイ信号ＳＴＢ＊によってもドライバ回路２１，２
２をオフすることが可能となっている。
例の出力制御回路３０、ドライバ回路２１，２２の具体
的構成を示す回路図である。出力制御回路３０は、端子
９から与えられる入力データと、スタンバイ制御回路７
から与えられるスタンバイ信号ＳＴＢ＊との論理和をと
って出力するＡＮＤゲートＧ１を備える。このため、ス
タンバイ信号ＳＴＢ＊によってもドライバ回路２１，２
２をオフすることが可能となっている。
【００５８】出力制御回路３０は、Ｄフリップフロップ
Ｆ１１，Ｆ１２をも備えている。これらのいずれのクロ
ック入力端ＴにもゲートＧ１の出力が与えられる。フリ
ップフロップＦ１１は信号ＤＭＱ＊によって、またフリ
ップフロップＦ１２は信号ＤＰＱ＊によって、それぞれ
リセットされる。
Ｆ１１，Ｆ１２をも備えている。これらのいずれのクロ
ック入力端ＴにもゲートＧ１の出力が与えられる。フリ
ップフロップＦ１１は信号ＤＭＱ＊によって、またフリ
ップフロップＦ１２は信号ＤＰＱ＊によって、それぞれ
リセットされる。
【００５９】また、出力制御回路３０は、ＮＡＮＤゲー
トＧ３１，Ｇ３２をも備えている。ゲートＧ３１はゲー
トＧ１の出力と、ＤフリップフロップＦ１１の出力端Ｑ
に与えられる信号の論理和を反転して信号ＴＸＰを出力
する。また、ゲートＧ３２はゲートＧ１の出力と、Ｄフ
リップフロップＦ１２の出力端Ｑに与えられる信号の論
理和を反転して信号ＴＸＮを出力する。
トＧ３１，Ｇ３２をも備えている。ゲートＧ３１はゲー
トＧ１の出力と、ＤフリップフロップＦ１１の出力端Ｑ
に与えられる信号の論理和を反転して信号ＴＸＰを出力
する。また、ゲートＧ３２はゲートＧ１の出力と、Ｄフ
リップフロップＦ１２の出力端Ｑに与えられる信号の論
理和を反転して信号ＴＸＮを出力する。
【００６０】ドライバ回路２１は、ソースに電位ＶＤ
が、ゲートに信号ＴＸＰが、それぞれ与えられ、ドレイ
ンが端子１３に接続される、ＰＭＯＳトランジスタＰ１
から構成されている。一方、ドライバ回路２２は、ソー
スに電位ＶＳが与えられ、ドレインが端子１４に接続さ
れる、ＮＭＯＳトランジスタＮ１を備えている。ドライ
バ回路２２はインバータＩ１を更に備え、信号ＴＸＮを
反転させてＮＭＯＳトランジスタＮ１のゲートに与えて
いる。
が、ゲートに信号ＴＸＰが、それぞれ与えられ、ドレイ
ンが端子１３に接続される、ＰＭＯＳトランジスタＰ１
から構成されている。一方、ドライバ回路２２は、ソー
スに電位ＶＳが与えられ、ドレインが端子１４に接続さ
れる、ＮＭＯＳトランジスタＮ１を備えている。ドライ
バ回路２２はインバータＩ１を更に備え、信号ＴＸＮを
反転させてＮＭＯＳトランジスタＮ１のゲートに与えて
いる。
【００６１】バスＢＵＳ＋，ＢＵＳ−のいずれも正常に
動作している場合、出力制御回路３０は、端子９から入
力された入力データＴＸに従って、ドライバ回路２１，
２２を各々駆動する。このため、入力データＴＸに応じ
た電位が端子１３，１４に与えられる。バスＢＵＳ＋は
電位ＶＳへとプルダウンされ、バスＢＵＳ−は電位ＶＤ
へとプルアップされて使用されるため、バスＢＵＳ＋に
は入力データと同相の、バスＢＵＳ−には逆相の信号が
それぞれ出力される。
動作している場合、出力制御回路３０は、端子９から入
力された入力データＴＸに従って、ドライバ回路２１，
２２を各々駆動する。このため、入力データＴＸに応じ
た電位が端子１３，１４に与えられる。バスＢＵＳ＋は
電位ＶＳへとプルダウンされ、バスＢＵＳ−は電位ＶＤ
へとプルアップされて使用されるため、バスＢＵＳ＋に
は入力データと同相の、バスＢＵＳ−には逆相の信号が
それぞれ出力される。
【００６２】今、バスＢＵＳ＋が電位ＶＳに短絡する等
の異常があった場合を考える。この場合には、出力制御
回路３０が異常検出回路５から受ける信号ＤＭＱ＊，Ｄ
ＰＱ＊がそれぞれ“Ｌ”，“Ｈ”となる。よってフリッ
プフロップＦ１１がリセットされ、信号ＴＸＰが“Ｈ”
となり、ドライバ回路２１のＰＭＯＳトランジスタＰ１
はオフする。これにより、バスＢＵＳ＋が電位ＶＳに短
絡しても、ＰＭＯＳトランジスタＰ１に過大な電流が流
れることは防止される。
の異常があった場合を考える。この場合には、出力制御
回路３０が異常検出回路５から受ける信号ＤＭＱ＊，Ｄ
ＰＱ＊がそれぞれ“Ｌ”，“Ｈ”となる。よってフリッ
プフロップＦ１１がリセットされ、信号ＴＸＰが“Ｈ”
となり、ドライバ回路２１のＰＭＯＳトランジスタＰ１
はオフする。これにより、バスＢＵＳ＋が電位ＶＳに短
絡しても、ＰＭＯＳトランジスタＰ１に過大な電流が流
れることは防止される。
【００６３】一方信号ＤＰＱ＊は“Ｈ”なので、フリッ
プフロップＦ１２はリセットされず、入力データＴＸは
信号ＴＸＮに変換されてドライバ回路２２に伝わり、Ｎ
ＭＯＳトランジスタＮ１をオン・オフする。即ち、バス
ＢＵＳ−に入力データＴＸを伝達することができる。
プフロップＦ１２はリセットされず、入力データＴＸは
信号ＴＸＮに変換されてドライバ回路２２に伝わり、Ｎ
ＭＯＳトランジスタＮ１をオン・オフする。即ち、バス
ＢＵＳ−に入力データＴＸを伝達することができる。
【００６４】バスＢＵＳ−に異常があった場合も同様で
ある。出力制御回路３０が異常検出回路５から受ける信
号ＤＰＱ＊が“Ｌ”となり、フリップフロップＦ１２が
リセットされる。このためドライバ回路２２のＮＭＯＳ
トランジスタＮ１はオフし、これに過大な電流が流れる
ことが防止される。
ある。出力制御回路３０が異常検出回路５から受ける信
号ＤＰＱ＊が“Ｌ”となり、フリップフロップＦ１２が
リセットされる。このためドライバ回路２２のＮＭＯＳ
トランジスタＮ１はオフし、これに過大な電流が流れる
ことが防止される。
【００６５】一方信号ＤＭＱ＊は“Ｈ”なので、フリッ
プフロップＦ１１はリセットされず、入力データＴＸは
信号ＴＸＰに変換されてドライバ回路２１に伝わり、Ｐ
ＭＯＳトランジスタＰ１をオン・オフする。即ち、バス
ＢＵＳ＋に入力データＴＸを伝達することができる。
プフロップＦ１１はリセットされず、入力データＴＸは
信号ＴＸＰに変換されてドライバ回路２１に伝わり、Ｐ
ＭＯＳトランジスタＰ１をオン・オフする。即ち、バス
ＢＵＳ＋に入力データＴＸを伝達することができる。
【００６６】以上のようにして、ＬＡＮ伝送路３００の
いずれか一方に異常の発生した場合、異常の生じたバス
側のドライバ回路をオフし、他方の正常なバスでデータ
を送信する事ができるため、異常が生じても通信不能と
なることはない。
いずれか一方に異常の発生した場合、異常の生じたバス
側のドライバ回路をオフし、他方の正常なバスでデータ
を送信する事ができるため、異常が生じても通信不能と
なることはない。
【００６７】次に、ＬＡＮ伝送路３００の異常が回復し
た場合を考える。バス入力回路４は、異常の有無にかか
わらずに動作しており、ＬＡＮ伝送路３００のデータを
検出している。よって、この場合には異常検出回路５が
出力する信号ＤＰＱ＊，ＤＭＱ＊はいずれも“Ｈ”とな
る。よって、出力制御回路３０のフリップフロップＦ１
１，Ｆ１２は動作可能となる。この状態で入力データが
入ってくれば、入力データＴＸは信号ＴＸＰ、ＴＸＮに
変換され、それぞれドライバ回路２１，２２に伝わり、
再び２線式の動作に戻る。
た場合を考える。バス入力回路４は、異常の有無にかか
わらずに動作しており、ＬＡＮ伝送路３００のデータを
検出している。よって、この場合には異常検出回路５が
出力する信号ＤＰＱ＊，ＤＭＱ＊はいずれも“Ｈ”とな
る。よって、出力制御回路３０のフリップフロップＦ１
１，Ｆ１２は動作可能となる。この状態で入力データが
入ってくれば、入力データＴＸは信号ＴＸＰ、ＴＸＮに
変換され、それぞれドライバ回路２１，２２に伝わり、
再び２線式の動作に戻る。
【００６８】このように、第１実施例によれば、一対の
伝送路の一方に異常があった場合でも正常な他方の伝送
路を用いてデータが伝達されるので、通信不能となるこ
とはない。しかも、伝送路の異常が回復した場合には、
信号ＤＰＱ＊，ＤＭＱ＊が“Ｈ”となり、これによって
駆動が停止していたドライバ回路も回復するので、再び
自動的に２線式の動作に戻る。
伝送路の一方に異常があった場合でも正常な他方の伝送
路を用いてデータが伝達されるので、通信不能となるこ
とはない。しかも、伝送路の異常が回復した場合には、
信号ＤＰＱ＊，ＤＭＱ＊が“Ｈ”となり、これによって
駆動が停止していたドライバ回路も回復するので、再び
自動的に２線式の動作に戻る。
【００６９】（Ｂ）第２実施例：従来の場合も、第１実
施例も、バスＢＵＳ＋，ＢＵＳ−の駆動を停止する制御
は、異常検出回路５の出力する信号ＤＭＱ＊，ＤＰＱ＊
に基づいて行われる。ここで、信号ＤＭＱ＊，ＤＰＱ＊
の論理値は、バス入力回路４の出力する信号ＶＯによっ
て左右される。しかし、バスＢＵＳ＋，ＢＵＳ−にノイ
ズが載ることにより、信号ＶＯの出力にノイズが出るこ
とが考えられる。その場合、伝送路に異常が発生してい
るにも係わらずリセット信号ＲＳＴ＊が活性化されてし
まい、バスＢＵＳ＋，ＢＵＳ−を駆動してしまう（エラ
ー解除）可能性もあり好ましくない。
施例も、バスＢＵＳ＋，ＢＵＳ−の駆動を停止する制御
は、異常検出回路５の出力する信号ＤＭＱ＊，ＤＰＱ＊
に基づいて行われる。ここで、信号ＤＭＱ＊，ＤＰＱ＊
の論理値は、バス入力回路４の出力する信号ＶＯによっ
て左右される。しかし、バスＢＵＳ＋，ＢＵＳ−にノイ
ズが載ることにより、信号ＶＯの出力にノイズが出るこ
とが考えられる。その場合、伝送路に異常が発生してい
るにも係わらずリセット信号ＲＳＴ＊が活性化されてし
まい、バスＢＵＳ＋，ＢＵＳ−を駆動してしまう（エラ
ー解除）可能性もあり好ましくない。
【００７０】これを回避するため、フリップフロップＤ
Ｐ，ＤＭのリセットをスタンバイ信号ＳＴＢ＊でリセッ
トする事により、信号ＶＯの誤動作によるエラーの解除
を防止する。
Ｐ，ＤＭのリセットをスタンバイ信号ＳＴＢ＊でリセッ
トする事により、信号ＶＯの誤動作によるエラーの解除
を防止する。
【００７１】（Ｂ−１）第１の具体的構成：図５は第２
実施例にかかるトランシーバ装置１０１の構成を示すブ
ロック図である。第１実施例と比較して、出力制御回路
３０の代わりに出力制御回路３１が、異常検出回路５の
代わりに異常検出回路５１が、リセット回路８の代わり
にリセット回路８１が、それぞれ設けられている。
実施例にかかるトランシーバ装置１０１の構成を示すブ
ロック図である。第１実施例と比較して、出力制御回路
３０の代わりに出力制御回路３１が、異常検出回路５の
代わりに異常検出回路５１が、リセット回路８の代わり
にリセット回路８１が、それぞれ設けられている。
【００７２】図６は、トランシーバ装置１０１の内、従
来の技術と異なる部分、即ち、ドライバ回路２１，２
２、出力制御回路３１、異常検出回路５１、リセット回
路８１の具体的構成を示す回路図である。
来の技術と異なる部分、即ち、ドライバ回路２１，２
２、出力制御回路３１、異常検出回路５１、リセット回
路８１の具体的構成を示す回路図である。
【００７３】出力制御回路３１においては、第１実施例
における出力制御回路３０とは異なり、フリップフロッ
プＦ１１，Ｆ１２は設けられていない。そしてゲートＧ
３１，Ｇ３２は信号ＤＰＱ＊，ＤＭＱ＊を直接受ける。
における出力制御回路３０とは異なり、フリップフロッ
プＦ１１，Ｆ１２は設けられていない。そしてゲートＧ
３１，Ｇ３２は信号ＤＰＱ＊，ＤＭＱ＊を直接受ける。
【００７４】リセット回路８１は従来のリセット回路８
に加えてゲートＧ２１を備えている。ゲートＧ２１は電
源のリセットで動作する電源リセット回路ＲＯＰとスタ
ンバイ信号ＳＴＢ＊の論理積をとってリセット信号ＲＳ
Ｔ２＊を生成し、これをゲートＧ２に伝達する。リセッ
ト回路８１はリセット信号ＲＳＴ＊，ＲＳＴ２＊の両方
を、異常検出回路５１に与える。
に加えてゲートＧ２１を備えている。ゲートＧ２１は電
源のリセットで動作する電源リセット回路ＲＯＰとスタ
ンバイ信号ＳＴＢ＊の論理積をとってリセット信号ＲＳ
Ｔ２＊を生成し、これをゲートＧ２に伝達する。リセッ
ト回路８１はリセット信号ＲＳＴ＊，ＲＳＴ２＊の両方
を、異常検出回路５１に与える。
【００７５】異常検出回路５１においては、従来の異常
検出回路５とは異なり、ＤフリップフロップＤＰ，ＤＭ
のリセットはリセット信号ＲＳＴ＊によっては行われ
ず、リセット信号ＲＳＴ２＊によって行われる。よっ
て、スタンバイ信号ＳＴＢ＊を“Ｌ”とすることによ
り、信号ＤＰＱ＊，ＤＭＱ＊が非活性化される。
検出回路５とは異なり、ＤフリップフロップＤＰ，ＤＭ
のリセットはリセット信号ＲＳＴ＊によっては行われ
ず、リセット信号ＲＳＴ２＊によって行われる。よっ
て、スタンバイ信号ＳＴＢ＊を“Ｌ”とすることによ
り、信号ＤＰＱ＊，ＤＭＱ＊が非活性化される。
【００７６】このように、信号ＶＯがバスのノイズの影
響を受けて誤動作しても、その影響が及ばないリセット
信号ＲＳＴ２＊によって信号ＤＰＱ＊，ＤＭＱ＊の生成
が制御されるので、異常検出回路５１の動作も、信号Ｖ
Ｏ誤動作の影響を受けず、安定する効果がある。
響を受けて誤動作しても、その影響が及ばないリセット
信号ＲＳＴ２＊によって信号ＤＰＱ＊，ＤＭＱ＊の生成
が制御されるので、異常検出回路５１の動作も、信号Ｖ
Ｏ誤動作の影響を受けず、安定する効果がある。
【００７７】（Ｂ−２）第２の具体的構成：なお、電源
のリセットによりリセット信号ＲＳＴ２＊を生成し、異
常検出回路５１のＤフリップフロップＤＰ，ＤＭをリセ
ットする様にしても同様の効果がある。 図７はリセッ
ト回路８２の具体的構成を示す回路図である。従来のリ
セット回路８における電源リセット回路ＲＯＰの出力を
直接リセット信号ＲＳＴ２＊として出力するものであ
る。リセット回路８２を用いて図５，６に示されたリセ
ット回路８１を代替することにより、上記の効果を達成
することができる。
のリセットによりリセット信号ＲＳＴ２＊を生成し、異
常検出回路５１のＤフリップフロップＤＰ，ＤＭをリセ
ットする様にしても同様の効果がある。 図７はリセッ
ト回路８２の具体的構成を示す回路図である。従来のリ
セット回路８における電源リセット回路ＲＯＰの出力を
直接リセット信号ＲＳＴ２＊として出力するものであ
る。リセット回路８２を用いて図５，６に示されたリセ
ット回路８１を代替することにより、上記の効果を達成
することができる。
【００７８】（Ｂ−３）第３の具体的構成：また、外部
からリセット用の信号を受けてリセット信号ＲＳＴ２＊
を生成するようにしてもよい。図８はリセット回路８３
の具体的構成を示す回路図である。リセット回路８１に
おいてスタンバイ信号ＳＴＢ＊を入力する代わりに外部
リセット信号ＥＸＴを受ける構成となっている。図９は
トランシーバ装置１０２の構成を示すブロック図であ
る。トランシーバ装置１０１と比較して、外部リセット
信号ＥＸＴを外部から受ける端子ＲＥＸＴが新たに設け
られ、リセット回路として図８に示されたリセット回路
８３が用いられている。よってトランシーバ装置１０２
においても信号ＶＯの誤動作の影響を防止するという効
果を達成することができる。
からリセット用の信号を受けてリセット信号ＲＳＴ２＊
を生成するようにしてもよい。図８はリセット回路８３
の具体的構成を示す回路図である。リセット回路８１に
おいてスタンバイ信号ＳＴＢ＊を入力する代わりに外部
リセット信号ＥＸＴを受ける構成となっている。図９は
トランシーバ装置１０２の構成を示すブロック図であ
る。トランシーバ装置１０１と比較して、外部リセット
信号ＥＸＴを外部から受ける端子ＲＥＸＴが新たに設け
られ、リセット回路として図８に示されたリセット回路
８３が用いられている。よってトランシーバ装置１０２
においても信号ＶＯの誤動作の影響を防止するという効
果を達成することができる。
【００７９】（Ｃ）第３実施例：第１乃至第２実施例で
はバスが正常に回復するとエラー信号ＥＲＲは解除され
るように構成されていた。これは、通常使用するには問
題はないが、特に信頼性を要求される車載用ＬＡＮに使
われる場合など、異常が発生した場合はすみやかに検査
修理をする必要性がある。このため上記実施例のように
バスの異常の回復によりエラー信号ＥＲＲを解除する様
にすると、システムの組み方によってはエラーを見逃し
たりする場合もあり好ましくない。
はバスが正常に回復するとエラー信号ＥＲＲは解除され
るように構成されていた。これは、通常使用するには問
題はないが、特に信頼性を要求される車載用ＬＡＮに使
われる場合など、異常が発生した場合はすみやかに検査
修理をする必要性がある。このため上記実施例のように
バスの異常の回復によりエラー信号ＥＲＲを解除する様
にすると、システムの組み方によってはエラーを見逃し
たりする場合もあり好ましくない。
【００８０】このため一度異常が発生しエラー信号ＥＲ
Ｒが発生した場合には、他の出力によってこの履歴を保
持できる様に構成することが望ましい。
Ｒが発生した場合には、他の出力によってこの履歴を保
持できる様に構成することが望ましい。
【００８１】図１０は第３実施例に適用される異常検出
回路５２とリセット回路８４の具体的構成を示す回路図
である。異常検出回路５２は図６に示された異常検出回
路５１と比較してＤフリップフロップＤＥを新たに備え
ている。ＤフリップフロップＤＥはエラー信号ＥＲＲの
立ち下がりにより信号ＥＲＲ２を出力する。これはフリ
ップフロップＤＥがリセットされるまで保持される。
回路５２とリセット回路８４の具体的構成を示す回路図
である。異常検出回路５２は図６に示された異常検出回
路５１と比較してＤフリップフロップＤＥを新たに備え
ている。ＤフリップフロップＤＥはエラー信号ＥＲＲの
立ち下がりにより信号ＥＲＲ２を出力する。これはフリ
ップフロップＤＥがリセットされるまで保持される。
【００８２】リセット回路８４は、図６に示されたリセ
ット回路８１において、電源リセット回路ＲＯＰの出力
を直接外部に引き出す構成を有している。この電源リセ
ット回路ＲＯＰの出力によってフリップフロップＤＥが
リセットされるので、エラー信号ＥＲＲの立ち下がりの
有無の履歴は、電源を切るまでは保持される。
ット回路８１において、電源リセット回路ＲＯＰの出力
を直接外部に引き出す構成を有している。この電源リセ
ット回路ＲＯＰの出力によってフリップフロップＤＥが
リセットされるので、エラー信号ＥＲＲの立ち下がりの
有無の履歴は、電源を切るまでは保持される。
【００８３】（Ｄ）第４実施例：従来、伝送路３００の
異常が回復してもドライバ回路２の回復に電源再投入が
必要なのは、いずれのユニットも伝送路３００にデータ
を与えないことに起因する。第４実施例では伝送路３０
０の回復の有無にかかわらず、伝送路３００に接続され
たユニットの少なくとも一つのドライバ回路を強制的に
駆動し、伝送路３００にデータを与える。
異常が回復してもドライバ回路２の回復に電源再投入が
必要なのは、いずれのユニットも伝送路３００にデータ
を与えないことに起因する。第４実施例では伝送路３０
０の回復の有無にかかわらず、伝送路３００に接続され
たユニットの少なくとも一つのドライバ回路を強制的に
駆動し、伝送路３００にデータを与える。
【００８４】これにより、伝送路３００が回復している
場合にはリセット回路がリセット信号ＲＳＴ＊を活性化
し、ドライバ回路の駆動の停止を解除させて、ユニット
間の交信を可能にすることができる。
場合にはリセット回路がリセット信号ＲＳＴ＊を活性化
し、ドライバ回路の駆動の停止を解除させて、ユニット
間の交信を可能にすることができる。
【００８５】（Ｄ−１）第１の具体的構成：図１１は第
４実施例にかかるトランシーバ装置１０３の構成を示す
ブロック図である。図４０に示された従来のトランシー
バ装置１と比較してタイマ１５が付加され、出力制御回
路３が出力制御回路３１に、リセット回路８がリセット
回路８１に、それぞれ置換された構成となっている。タ
イマ１５は異常検出回路５、リセット回路８０、ドライ
バ回路２に接続されている。ドライバ回路２は、信号Ｔ
ＸＮ，ＴＸＰを入力し、端子１３，１４を介してバスＢ
ＵＳ＋，ＢＵＳ−の駆動を行う。但し、信号ＴＸＮ，Ｔ
ＸＰはここでは同一信号である。
４実施例にかかるトランシーバ装置１０３の構成を示す
ブロック図である。図４０に示された従来のトランシー
バ装置１と比較してタイマ１５が付加され、出力制御回
路３が出力制御回路３１に、リセット回路８がリセット
回路８１に、それぞれ置換された構成となっている。タ
イマ１５は異常検出回路５、リセット回路８０、ドライ
バ回路２に接続されている。ドライバ回路２は、信号Ｔ
ＸＮ，ＴＸＰを入力し、端子１３，１４を介してバスＢ
ＵＳ＋，ＢＵＳ−の駆動を行う。但し、信号ＴＸＮ，Ｔ
ＸＰはここでは同一信号である。
【００８６】バスに異常が発生した場合の動作は従来と
同じである。即ち出力制御回路３で制御されるドライバ
回路２は、２つのバスＢＵＳ＋，ＢＵＳ−両方の駆動を
停止する。
同じである。即ち出力制御回路３で制御されるドライバ
回路２は、２つのバスＢＵＳ＋，ＢＵＳ−両方の駆動を
停止する。
【００８７】このとき異常検出回路５が出力するエラー
信号ＥＲＲはタイマ１５に与えられる。そしてタイマ１
５は、エラー信号ＥＲＲをトリガとして、ある一定期間
後にドライバ回路２による２つのバスＢＵＳ＋，ＢＵＳ
−の駆動の停止を一時的に解除する。この解除期間を比
較的短く設定すれば、バスにおける異常が回復していな
い場合であっても、ドライバ回路２に過大な電流が流れ
ることによるダメージも比較的低く抑えることができ
る。
信号ＥＲＲはタイマ１５に与えられる。そしてタイマ１
５は、エラー信号ＥＲＲをトリガとして、ある一定期間
後にドライバ回路２による２つのバスＢＵＳ＋，ＢＵＳ
−の駆動の停止を一時的に解除する。この解除期間を比
較的短く設定すれば、バスにおける異常が回復していな
い場合であっても、ドライバ回路２に過大な電流が流れ
ることによるダメージも比較的低く抑えることができ
る。
【００８８】バスラインが正常に戻っていた場合には、
リセット回路８０がリセット信号ＲＳＴ＊を出力し、異
常検出回路５をリセットする。これにより、エラー信号
ＥＲＲは非活性となり、ドライバ回路２は再度２線式の
駆動を行う。この時、同時にタイマ１５もリセットされ
る。
リセット回路８０がリセット信号ＲＳＴ＊を出力し、異
常検出回路５をリセットする。これにより、エラー信号
ＥＲＲは非活性となり、ドライバ回路２は再度２線式の
駆動を行う。この時、同時にタイマ１５もリセットされ
る。
【００８９】しかし、バスが異常のままであるとリセッ
ト回路８０は動作しないため、ドライバ回路２はバスＢ
ＵＳ＋，ＢＵＳ−の駆動を停止し続ける。そして一定期
間後に再度ドライバ回路２の駆動停止が一時的に解除さ
れる。この繰り返しにより、バスの異常が回復した場合
には電源を再度投入することなく２線式の交信を行うこ
とができる。
ト回路８０は動作しないため、ドライバ回路２はバスＢ
ＵＳ＋，ＢＵＳ−の駆動を停止し続ける。そして一定期
間後に再度ドライバ回路２の駆動停止が一時的に解除さ
れる。この繰り返しにより、バスの異常が回復した場合
には電源を再度投入することなく２線式の交信を行うこ
とができる。
【００９０】図１２は、タイマ１５、出力制御回路３
１、異常検出回路５及びリセット回路８０の内部構成及
び接続関係を示した回路図である。エラー回路８０はエ
ラー回路８と類似の構成をとり、信号ＶＯを受けてリセ
ット信号ＲＳＴ＊を異常検出回路５のリセット端子Ｒ＊
に与える。異常検出回路５は既述のように、更に信号Ｖ
Ｐ，ＶＭを受けてエラー信号ＥＲＲを出力する。
１、異常検出回路５及びリセット回路８０の内部構成及
び接続関係を示した回路図である。エラー回路８０はエ
ラー回路８と類似の構成をとり、信号ＶＯを受けてリセ
ット信号ＲＳＴ＊を異常検出回路５のリセット端子Ｒ＊
に与える。異常検出回路５は既述のように、更に信号Ｖ
Ｐ，ＶＭを受けてエラー信号ＥＲＲを出力する。
【００９１】タイマ１５はコンパレータＣＭＰ、バッフ
ァＢ１、ＮＭＯＳトランジスタＴｒ１，Ｔｒ２及びＣＲ
回路を備えている。バッファＢ１の入力端はコンパレー
タＣＭＰの出力端に接続されており、その出力端から出
力制御回路３１へと信号ＶＴを与える。
ァＢ１、ＮＭＯＳトランジスタＴｒ１，Ｔｒ２及びＣＲ
回路を備えている。バッファＢ１の入力端はコンパレー
タＣＭＰの出力端に接続されており、その出力端から出
力制御回路３１へと信号ＶＴを与える。
【００９２】トランジスタＴｒ１，Ｔｒ２のドレインは
共通してコンパレータＣＭＰの正入力端に接続されてい
る。またトランジスタＴｒ１，Ｔｒ２のソースは共通し
て接地されている。トランジスタＴｒ１のゲートにはエ
ラー信号入力端ＲＴに与えられたエラー信号ＥＲＲの論
理反転が与えられ、トランジスタＴｒ２のゲートにはバ
ッファＢ１の出力端が接続されている。抵抗Ｒ１はコン
パレータＣＭＰの正入力端と高電位電源との間に、また
容量Ｃ１はコンパレータＣＭＰの正入力端と接地の間
に、それぞれ接続されている。一方、コンパレータＣＭ
Ｐの負入力端には参照電位Ｖｒｅｆが与えられている。
共通してコンパレータＣＭＰの正入力端に接続されてい
る。またトランジスタＴｒ１，Ｔｒ２のソースは共通し
て接地されている。トランジスタＴｒ１のゲートにはエ
ラー信号入力端ＲＴに与えられたエラー信号ＥＲＲの論
理反転が与えられ、トランジスタＴｒ２のゲートにはバ
ッファＢ１の出力端が接続されている。抵抗Ｒ１はコン
パレータＣＭＰの正入力端と高電位電源との間に、また
容量Ｃ１はコンパレータＣＭＰの正入力端と接地の間
に、それぞれ接続されている。一方、コンパレータＣＭ
Ｐの負入力端には参照電位Ｖｒｅｆが与えられている。
【００９３】出力制御回路３１は、ＡＮＤゲートＧ３１
１、ＮＯＲゲートＧ３１２を備えている。ゲートＧ３１
１には入力データＴＸ、スタンバイ信号ＳＴＢ＊及びエ
ラー信号ＥＲＲの論理反転が与えられる。そしてゲート
Ｇ３１２は、ゲートＧ３１１の出力と信号ＶＴとの論理
和の反転をとり、これを信号ＴＸＰ（ＴＸＮ）としてド
ライブ回路２に与える。
１、ＮＯＲゲートＧ３１２を備えている。ゲートＧ３１
１には入力データＴＸ、スタンバイ信号ＳＴＢ＊及びエ
ラー信号ＥＲＲの論理反転が与えられる。そしてゲート
Ｇ３１２は、ゲートＧ３１１の出力と信号ＶＴとの論理
和の反転をとり、これを信号ＴＸＰ（ＴＸＮ）としてド
ライブ回路２に与える。
【００９４】図１３はＢＵＳ−が電位ＶＤＤに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”と
なる。よってリセット信号ＲＳＴ＊が非活性化され、異
常検出回路５において所定数の信号ＶＰをカウントして
エラー信号ＥＲＲが活性化される。よってゲートＧ３１
１は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、Ｌ
ＡＮ伝送路３００にはデータが出力されない。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”と
なる。よってリセット信号ＲＳＴ＊が非活性化され、異
常検出回路５において所定数の信号ＶＰをカウントして
エラー信号ＥＲＲが活性化される。よってゲートＧ３１
１は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、Ｌ
ＡＮ伝送路３００にはデータが出力されない。
【００９５】一方、エラー信号ＥＲＲが活性化されるこ
とにより、トランジスタＴｒ１はオフし、抵抗Ｒ１を介
して容量Ｃ１が充電されてコンパレータＣＭＰの正入力
端の電位ＶＣが上昇する。電位ＶＣが参照電位Ｖｒｅｆ
を超えるとコンパレータＣＭＰの出力端の電位が立ち上
がり、トランジスタＴｒ２がオンし、容量Ｃ１が放電さ
れることでコンパレータＣＭＰの正入力端の電位ＶＣは
立ち下がる。コンパレータＣＭＰの出力端の電位が立ち
上がってから電位ＶＣが立ち下がるまでの間、コンパレ
ータＣＭＰの出力端の論理反転たる信号ＶＴは“Ｈ”と
なる。ゲートＧ３１２はこの信号ＶＴにおけるパルスを
反転させて信号ＴＸＰ（ＴＸＮ）として出力するので、
ＬＡＮ伝送路３００にはパルス状のデータが与えられる
ことになる。
とにより、トランジスタＴｒ１はオフし、抵抗Ｒ１を介
して容量Ｃ１が充電されてコンパレータＣＭＰの正入力
端の電位ＶＣが上昇する。電位ＶＣが参照電位Ｖｒｅｆ
を超えるとコンパレータＣＭＰの出力端の電位が立ち上
がり、トランジスタＴｒ２がオンし、容量Ｃ１が放電さ
れることでコンパレータＣＭＰの正入力端の電位ＶＣは
立ち下がる。コンパレータＣＭＰの出力端の電位が立ち
上がってから電位ＶＣが立ち下がるまでの間、コンパレ
ータＣＭＰの出力端の論理反転たる信号ＶＴは“Ｈ”と
なる。ゲートＧ３１２はこの信号ＶＴにおけるパルスを
反転させて信号ＴＸＰ（ＴＸＮ）として出力するので、
ＬＡＮ伝送路３００にはパルス状のデータが与えられる
ことになる。
【００９６】ＢＵＳ−において依然として故障が回復し
ていない場合でもＢＵＳ＋には信号ＶＴを反映した信号
が載り、信号ＶＰはパルス状に“Ｈ”となる。しかし信
号ＶＭ，ＶＯは“Ｌ”のままであるのでタイマ１５の動
作が繰り返されることになる。
ていない場合でもＢＵＳ＋には信号ＶＴを反映した信号
が載り、信号ＶＰはパルス状に“Ｈ”となる。しかし信
号ＶＭ，ＶＯは“Ｌ”のままであるのでタイマ１５の動
作が繰り返されることになる。
【００９７】その後ＢＵＳ−において故障が回復した場
合には信号ＶＴに基づいて信号ＶＰのみならず信号Ｖ
Ｍ，ＶＯも“Ｈ”となる。よって信号ＶＰ，ＶＭ，ＶＯ
が同相となり、リセット信号ＲＳＴ＊が活性化される。
その結果エラー信号ＥＲＲは“Ｌ”となるので、タイマ
１５は停止し、再びドライバ回路２は通常に動作するよ
うになる。
合には信号ＶＴに基づいて信号ＶＰのみならず信号Ｖ
Ｍ，ＶＯも“Ｈ”となる。よって信号ＶＰ，ＶＭ，ＶＯ
が同相となり、リセット信号ＲＳＴ＊が活性化される。
その結果エラー信号ＥＲＲは“Ｌ”となるので、タイマ
１５は停止し、再びドライバ回路２は通常に動作するよ
うになる。
【００９８】図１４はＢＵＳ−が電位ＶＳＳに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”と
なる。よってリセット信号ＲＳＴ＊が非活性化され、異
常検出回路５において所定数の信号ＶＰをカウントして
エラー信号ＥＲＲが活性化される。よってゲートＧ３１
１は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、Ｌ
ＡＮ伝送路３００にはデータが出力されない。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”と
なる。よってリセット信号ＲＳＴ＊が非活性化され、異
常検出回路５において所定数の信号ＶＰをカウントして
エラー信号ＥＲＲが活性化される。よってゲートＧ３１
１は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、Ｌ
ＡＮ伝送路３００にはデータが出力されない。
【００９９】図１３の場合と同様にしてタイマ１５が動
作し、信号ＶＴが得られる。故障が回復した場合には信
号ＶＭ，ＶＯが“Ｌ”となり、その後において信号ＶＴ
に基づいて信号ＶＰ，ＶＭ，ＶＯが同相となり、リセッ
ト信号ＲＳＴ＊が活性化され、エラー信号ＥＲＲが
“Ｌ”となるので、再びドライバ回路２は通常に動作す
るようになる。
作し、信号ＶＴが得られる。故障が回復した場合には信
号ＶＭ，ＶＯが“Ｌ”となり、その後において信号ＶＴ
に基づいて信号ＶＰ，ＶＭ，ＶＯが同相となり、リセッ
ト信号ＲＳＴ＊が活性化され、エラー信号ＥＲＲが
“Ｌ”となるので、再びドライバ回路２は通常に動作す
るようになる。
【０１００】ＢＵＳ＋が故障、回復した場合にも同様に
して自動的に２線式の交信が復帰する。
して自動的に２線式の交信が復帰する。
【０１０１】なお、図１３及び図１４においては、故障
期間中に信号ＴＸが入力されていない場合を示している
が、故障期間中に信号ＴＸが入力されていてもゲートＧ
３１１においてその通過が阻止されているので、出力制
御回路３１の動作に異なるところはない。
期間中に信号ＴＸが入力されていない場合を示している
が、故障期間中に信号ＴＸが入力されていてもゲートＧ
３１１においてその通過が阻止されているので、出力制
御回路３１の動作に異なるところはない。
【０１０２】ところで、ＬＡＮ伝送路に対する制御方法
や通信プロトコルによってタイマの周期に制限が生じ
る。図１５はデータの１フレーム分の詳細を示す模式図
である。フレームはその先頭ＳＯＦ、伝達すべき情報Ｄ
ＡＴＡ、フレームの末尾ＥＯＦから構成される。情報Ｄ
ＡＴＡの末尾ＥＯＤの後にフレームの末尾ＥＯＦが位置
しており、例えばフレームの末尾ＥＯＦの長さは３ビッ
トであり、その値は常に“Ｌ”に保たれる。
や通信プロトコルによってタイマの周期に制限が生じ
る。図１５はデータの１フレーム分の詳細を示す模式図
である。フレームはその先頭ＳＯＦ、伝達すべき情報Ｄ
ＡＴＡ、フレームの末尾ＥＯＦから構成される。情報Ｄ
ＡＴＡの末尾ＥＯＤの後にフレームの末尾ＥＯＦが位置
しており、例えばフレームの末尾ＥＯＦの長さは３ビッ
トであり、その値は常に“Ｌ”に保たれる。
【０１０３】タイマは、ＬＡＮ伝送路３００にデータが
正常に載っている場合にはリセットされ続けるために信
号ＶＴを出力することがない。しかし、そうでない場合
には故障発生から一定期間後にＬＡＮ伝送路３００にパ
ルスを載せようとするため、もしタイマの周期がフレー
ムの末尾ＥＯＦの長さよりも短い場合にはあるフレーム
の末尾ＥＯＦたるべき区間において次のフレームが重な
る可能性がある。これでは通信プロトコルに混乱が生じ
るので、タイマの周期の最小値はフレームの末尾ＥＯＦ
よりも長くしておく必要がある。
正常に載っている場合にはリセットされ続けるために信
号ＶＴを出力することがない。しかし、そうでない場合
には故障発生から一定期間後にＬＡＮ伝送路３００にパ
ルスを載せようとするため、もしタイマの周期がフレー
ムの末尾ＥＯＦの長さよりも短い場合にはあるフレーム
の末尾ＥＯＦたるべき区間において次のフレームが重な
る可能性がある。これでは通信プロトコルに混乱が生じ
るので、タイマの周期の最小値はフレームの末尾ＥＯＦ
よりも長くしておく必要がある。
【０１０４】一方、通信システムにおいて種々のエラー
処理が行われるため、これに関してタイマの周期の最大
値が定められる場合がある。この最大値はデータのフォ
ーマットや通信プロトコル等によって異なるため一概に
は言えないが、数ｍｓ〜数十ｍｓのオーダの値が採用さ
れる。
処理が行われるため、これに関してタイマの周期の最大
値が定められる場合がある。この最大値はデータのフォ
ーマットや通信プロトコル等によって異なるため一概に
は言えないが、数ｍｓ〜数十ｍｓのオーダの値が採用さ
れる。
【０１０５】代表的にはタイマの周期１００μｓ以下の
値、例えば４８μｓに選ばれ、信号ＶＴのパルス幅は１
２μｓに選ばれる。
値、例えば４８μｓに選ばれ、信号ＶＴのパルス幅は１
２μｓに選ばれる。
【０１０６】（Ｄ−２）第２の具体的構成：なお、第１
実施例で示されるように、異常が生じたバスをドライブ
するドライバ回路のみをオフし、正常な他方のバスで通
信可能とするトランシーバ装置においてもこの実施例を
適用することができる。
実施例で示されるように、異常が生じたバスをドライブ
するドライバ回路のみをオフし、正常な他方のバスで通
信可能とするトランシーバ装置においてもこの実施例を
適用することができる。
【０１０７】図１６は、異常が生じたバスをドライブす
るドライバ回路のみをオフし、正常な他方のバスで通信
可能とするトランシーバ装置にこの実施例を適用した、
トランシーバ装置１０４の構成を示すブロック図であ
る。ドライバ回路２４は、それぞれ端子１３，１４を介
してバスＢＵＳ＋，ＢＵＳ−をドライブするドライバ回
路２１，２２を含んでいる。図１１に示されたトランシ
ーバ装置１０３におけるタイマ１５の代わりに一対のタ
イマ１６，１７が備えられている。また、出力制御回路
３１及びリセット回路８０の代わりに、出力制御回路３
２及びリセット回路８４がそれぞれ設けられている。
るドライバ回路のみをオフし、正常な他方のバスで通信
可能とするトランシーバ装置にこの実施例を適用した、
トランシーバ装置１０４の構成を示すブロック図であ
る。ドライバ回路２４は、それぞれ端子１３，１４を介
してバスＢＵＳ＋，ＢＵＳ−をドライブするドライバ回
路２１，２２を含んでいる。図１１に示されたトランシ
ーバ装置１０３におけるタイマ１５の代わりに一対のタ
イマ１６，１７が備えられている。また、出力制御回路
３１及びリセット回路８０の代わりに、出力制御回路３
２及びリセット回路８４がそれぞれ設けられている。
【０１０８】タイマ１６には異常検出回路５からバスＢ
ＵＳ＋における異常を示す信号ＤＭＱ＊が、またリセッ
ト回路８４からは信号ＲＰ＊が、それぞれ与えられる。
タイマ１７には異常検出回路５からバスＢＵＳ−におけ
る異常を示す信号ＤＰＱ＊が、またリセット回路８４か
らは信号ＲＭ＊が、それぞれ与えられる。出力制御回路
３２には入力データＴＸの他、信号ＤＭＱ＊，ＤＰＱ＊
の両方が与えられる。
ＵＳ＋における異常を示す信号ＤＭＱ＊が、またリセッ
ト回路８４からは信号ＲＰ＊が、それぞれ与えられる。
タイマ１７には異常検出回路５からバスＢＵＳ−におけ
る異常を示す信号ＤＰＱ＊が、またリセット回路８４か
らは信号ＲＭ＊が、それぞれ与えられる。出力制御回路
３２には入力データＴＸの他、信号ＤＭＱ＊，ＤＰＱ＊
の両方が与えられる。
【０１０９】バスＢＵＳ−に異常が発生した場合、異常
検出回路５からの信号ＤＰＱ＊により、出力制御回路３
２はドライバ回路２２の駆動を停止する。一方、タイマ
１６が信号ＤＰＱ＊をトリガとして動作する。そして第
２の具体的構成において示されたタイマ１５と同様にし
て、一定期間経過後にドライバ回路２２を一時的に駆動
させる。これにより、バス入力回路４に与えられた出力
データが正常であれば、リセット回路８４が出力するリ
セット信号ＲＭ＊によって異常検出回路５１の信号ＤＰ
Ｑ＊は非活性化し、出力制御回路３２を介してドライバ
回路２２はその駆動が回復する。
検出回路５からの信号ＤＰＱ＊により、出力制御回路３
２はドライバ回路２２の駆動を停止する。一方、タイマ
１６が信号ＤＰＱ＊をトリガとして動作する。そして第
２の具体的構成において示されたタイマ１５と同様にし
て、一定期間経過後にドライバ回路２２を一時的に駆動
させる。これにより、バス入力回路４に与えられた出力
データが正常であれば、リセット回路８４が出力するリ
セット信号ＲＭ＊によって異常検出回路５１の信号ＤＰ
Ｑ＊は非活性化し、出力制御回路３２を介してドライバ
回路２２はその駆動が回復する。
【０１１０】バス入力回路４に与えられた出力データが
正常でなければ、タイマ１６は再度動作して上記の制御
が繰り返される。
正常でなければ、タイマ１６は再度動作して上記の制御
が繰り返される。
【０１１１】図１７はタイマ１６，１７、出力制御回路
３２及びリセット回路８４の内部構成並びにこれら同士
若しくはこれらと異常検出回路５との接続関係を示した
回路図である。エラー回路８４はエラー回路８０に相当
する構成を３組備えている。そしてエラー回路８０と同
様にして信号ＶＯを受けてリセット信号ＲＳＴ＊を出力
する。しかしこれのみならず、信号ＶＰ，ＶＭを受け
て、それぞれに対応してリセット信号ＲＰ＊，ＲＭ＊を
出力する。異常検出回路５１は、そのリセット端子Ｒ＊
にリセット信号ＲＳＴ＊を受け、第２実施例で示された
ように、信号ＤＰＱ＊，ＤＭＱ＊を出力する。
３２及びリセット回路８４の内部構成並びにこれら同士
若しくはこれらと異常検出回路５との接続関係を示した
回路図である。エラー回路８４はエラー回路８０に相当
する構成を３組備えている。そしてエラー回路８０と同
様にして信号ＶＯを受けてリセット信号ＲＳＴ＊を出力
する。しかしこれのみならず、信号ＶＰ，ＶＭを受け
て、それぞれに対応してリセット信号ＲＰ＊，ＲＭ＊を
出力する。異常検出回路５１は、そのリセット端子Ｒ＊
にリセット信号ＲＳＴ＊を受け、第２実施例で示された
ように、信号ＤＰＱ＊，ＤＭＱ＊を出力する。
【０１１２】タイマ１６は図１２において示されたタイ
マ１５と、そのエラー信号入力端ＲＴに接続された出力
端を有するＡＮＤゲートＧ１６１を有している。このゲ
ートＧ１６１は、リセット信号ＲＭ＊と信号ＤＰＱ＊の
反転（信号ＤＰＱ）との論理積をとる。よってリセット
信号ＲＭ＊が活性化されている間はタイマ１６はリセッ
トされ続けており、信号ＤＰＱ＊の影響は受けない。
マ１５と、そのエラー信号入力端ＲＴに接続された出力
端を有するＡＮＤゲートＧ１６１を有している。このゲ
ートＧ１６１は、リセット信号ＲＭ＊と信号ＤＰＱ＊の
反転（信号ＤＰＱ）との論理積をとる。よってリセット
信号ＲＭ＊が活性化されている間はタイマ１６はリセッ
トされ続けており、信号ＤＰＱ＊の影響は受けない。
【０１１３】タイマ１７もタイマ１６と同様の構成を有
しており、ＡＮＤゲートＧ１７１は、リセット信号ＲＰ
＊と信号ＤＭＱ＊の反転（信号ＤＭＱ）との論理積をと
る。よってリセット信号ＲＰ＊が活性化されている間は
タイマ１６はリセットされ続けており、信号ＤＭＱ＊の
影響は受けない。
しており、ＡＮＤゲートＧ１７１は、リセット信号ＲＰ
＊と信号ＤＭＱ＊の反転（信号ＤＭＱ）との論理積をと
る。よってリセット信号ＲＰ＊が活性化されている間は
タイマ１６はリセットされ続けており、信号ＤＭＱ＊の
影響は受けない。
【０１１４】一方、出力制御回路３２はＡＮＤゲートＧ
３２１〜Ｇ３２３，Ｇ３２５〜Ｇ３２７、ＮＯＲゲート
Ｇ３２４，Ｇ３２８を備えている。ゲートＧ３２１はタ
イマ１６の出力たる信号ＶＴ２と入力データＴＸとの論
理積をとり、ゲートＧ３２５はタイマ１７の出力たる信
号ＶＴ１と入力データＴＸとの論理積をとる。ゲートＧ
３２２はスタンバイ信号ＳＴＢ＊と入力データＴＸと信
号ＤＰＱ＊の論理積をとり、ゲートＧ３２７はスタンバ
イ信号ＳＴＢ＊と入力データＴＸと信号ＤＭＱ＊の論理
積をとる。ゲートＧ３２３はゲートＧ３２１の出力と信
号ＤＰＱ＊の反転（信号ＤＰＱ）との論理積をとり、ゲ
ートＧ３２６はゲートＧ３２５の出力と信号ＤＭＱ＊の
反転（信号ＤＭＱ）との論理積をとる。ゲートＧ３２４
は、ゲートＧ３２２の出力とゲートＧ３２３の出力との
論理和の反転を信号ＴＸＮとして出力する。そしてゲー
トＧ３２８は、ゲートＧ３２６の出力とゲートＧ３２７
の出力との論理和の反転を信号ＴＸＰとして出力する。
３２１〜Ｇ３２３，Ｇ３２５〜Ｇ３２７、ＮＯＲゲート
Ｇ３２４，Ｇ３２８を備えている。ゲートＧ３２１はタ
イマ１６の出力たる信号ＶＴ２と入力データＴＸとの論
理積をとり、ゲートＧ３２５はタイマ１７の出力たる信
号ＶＴ１と入力データＴＸとの論理積をとる。ゲートＧ
３２２はスタンバイ信号ＳＴＢ＊と入力データＴＸと信
号ＤＰＱ＊の論理積をとり、ゲートＧ３２７はスタンバ
イ信号ＳＴＢ＊と入力データＴＸと信号ＤＭＱ＊の論理
積をとる。ゲートＧ３２３はゲートＧ３２１の出力と信
号ＤＰＱ＊の反転（信号ＤＰＱ）との論理積をとり、ゲ
ートＧ３２６はゲートＧ３２５の出力と信号ＤＭＱ＊の
反転（信号ＤＭＱ）との論理積をとる。ゲートＧ３２４
は、ゲートＧ３２２の出力とゲートＧ３２３の出力との
論理和の反転を信号ＴＸＮとして出力する。そしてゲー
トＧ３２８は、ゲートＧ３２６の出力とゲートＧ３２７
の出力との論理和の反転を信号ＴＸＰとして出力する。
【０１１５】図１８はＢＵＳ−が電位ＶＤＤに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”と
なる。よってリセット信号ＲＳＴ＊が非活性化され、異
常検出回路５において所定数の信号ＶＰをカウントして
信号ＤＰＱ＊が活性化される（“Ｌ”となる）。よって
ゲートＧ３２２の出力は“Ｌ”となる。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”と
なる。よってリセット信号ＲＳＴ＊が非活性化され、異
常検出回路５において所定数の信号ＶＰをカウントして
信号ＤＰＱ＊が活性化される（“Ｌ”となる）。よって
ゲートＧ３２２の出力は“Ｌ”となる。
【０１１６】一方、信号ＶＭが“Ｌ”となるため、リセ
ット回路８４の出力するリセット信号ＲＭ＊は非活性化
する（“Ｈ”のままとなる）。よってゲートＧ１６１は
開き、信号ＤＰＱ＊の立ち下がりでタイマ１５がスター
トする。これにより、タイマ１６の出力である信号ＶＴ
２は故障回復まで正パルスを一定周期で出力する。
ット回路８４の出力するリセット信号ＲＭ＊は非活性化
する（“Ｈ”のままとなる）。よってゲートＧ１６１は
開き、信号ＤＰＱ＊の立ち下がりでタイマ１５がスター
トする。これにより、タイマ１６の出力である信号ＶＴ
２は故障回復まで正パルスを一定周期で出力する。
【０１１７】さて、この信号ＶＴ２の正パルスの幅
（“Ｈ”となる期間）だけゲートＧ３２１は開く。よっ
てこの期間において、ゲート３２３の出力及び信号ＴＸ
Ｎは入力データＴＸの値を反映する。よって、この期間
において入力データＴＸが活性化された場合にはドライ
バ２２が駆動される。但し故障期間においては依然とし
てＢＵＳ−が“Ｌ”になったままであるのでデータは載
らず、タイマ１６の動作は繰り返されることになる。
（“Ｈ”となる期間）だけゲートＧ３２１は開く。よっ
てこの期間において、ゲート３２３の出力及び信号ＴＸ
Ｎは入力データＴＸの値を反映する。よって、この期間
において入力データＴＸが活性化された場合にはドライ
バ２２が駆動される。但し故障期間においては依然とし
てＢＵＳ−が“Ｌ”になったままであるのでデータは載
らず、タイマ１６の動作は繰り返されることになる。
【０１１８】ＢＵＳ−の故障の回復後、信号ＶＴ２が
“Ｈ”となる期間において入力データＴＸが活性化する
とドライバ２２が駆動されてＢＵＳ−にデータが載る。
よって信号ＶＭ，ＶＰ，ＶＯが同相となって信号ＤＰＱ
＊は非活性となる。これによりタイマ１６もリセットさ
れ、動作は２線式の交信状態に復帰する。
“Ｈ”となる期間において入力データＴＸが活性化する
とドライバ２２が駆動されてＢＵＳ−にデータが載る。
よって信号ＶＭ，ＶＰ，ＶＯが同相となって信号ＤＰＱ
＊は非活性となる。これによりタイマ１６もリセットさ
れ、動作は２線式の交信状態に復帰する。
【０１１９】図１９はＢＵＳ−が電位ＶＳＳに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”と
なる。その他の動作は図２２に示されたものと同一であ
る。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”と
なる。その他の動作は図２２に示されたものと同一であ
る。
【０１２０】ＢＵＳ＋に故障が発生した場合にはタイマ
１７が動作することにより、上記の動作と同様にして故
障回復後に２線式の交信状態に復帰する。
１７が動作することにより、上記の動作と同様にして故
障回復後に２線式の交信状態に復帰する。
【０１２１】よって、１つの伝送路で交信可能としてい
るトランシーバ装置においても、所定期間経過後に伝送
路の回復をチェックするので、電源を再投入することな
く、自動的に２線式の交信状態に復帰することができ
る。
るトランシーバ装置においても、所定期間経過後に伝送
路の回復をチェックするので、電源を再投入することな
く、自動的に２線式の交信状態に復帰することができ
る。
【０１２２】なお、タイマ１６，１７に代替してワンシ
ョットマルチバイブレータを用いても同様の効果を得る
ことができる。
ョットマルチバイブレータを用いても同様の効果を得る
ことができる。
【０１２３】（Ｄ−３）第３の具体的構成：更に、同時
に両方の伝送路に異常が発生した場合にも、一方の伝送
路の回復によって１線式の交信を行うようにドライバ回
路２４を制御することもできる。図２０にトランシーバ
装置１０５の構成をブロック図で示す。図１６に示され
たトランシーバ装置１０４に更にタイマ１８が付加され
た構成を備えている。また、出力制御回路３０が出力制
御回路３３に置換された構成となっている。
に両方の伝送路に異常が発生した場合にも、一方の伝送
路の回復によって１線式の交信を行うようにドライバ回
路２４を制御することもできる。図２０にトランシーバ
装置１０５の構成をブロック図で示す。図１６に示され
たトランシーバ装置１０４に更にタイマ１８が付加され
た構成を備えている。また、出力制御回路３０が出力制
御回路３３に置換された構成となっている。
【０１２４】タイマ１８には信号ＤＭＱ＊，ＤＰＱ＊の
両方が与えられ、バスＢＵＳ＋，ＢＵＳ−の両方に異常
が生じた場合に動作し、信号ＶＴ３を出力する。そして
一定期間経過後にドライバ回路２１，２２の両方を一時
的に動作させる。これにより、バスＢＵＳ＋，ＢＵＳ−
のいずれか一方でも回復していれば、１線式の交信を行
うように制御することができる。
両方が与えられ、バスＢＵＳ＋，ＢＵＳ−の両方に異常
が生じた場合に動作し、信号ＶＴ３を出力する。そして
一定期間経過後にドライバ回路２１，２２の両方を一時
的に動作させる。これにより、バスＢＵＳ＋，ＢＵＳ−
のいずれか一方でも回復していれば、１線式の交信を行
うように制御することができる。
【０１２５】なお、停止しているドライバ回路を一時的
に駆動する場合、ある一定時間に２回以上オン・オフさ
せ、２回以上正常な信号が出力されたと判断した時にエ
ラー信号ＥＲＲや信号ＤＭＱ＊，ＤＰＱ＊を非活性化す
るようにすれば、回復検出の信頼性を高めることができ
る。
に駆動する場合、ある一定時間に２回以上オン・オフさ
せ、２回以上正常な信号が出力されたと判断した時にエ
ラー信号ＥＲＲや信号ＤＭＱ＊，ＤＰＱ＊を非活性化す
るようにすれば、回復検出の信頼性を高めることができ
る。
【０１２６】また、タイマ１５，１６，１７をプログラ
ム可能とし、外部より時間設定を行えるようにして、ユ
ニット毎にタイマの時間を変更することも可能である。
ム可能とし、外部より時間設定を行えるようにして、ユ
ニット毎にタイマの時間を変更することも可能である。
【０１２７】（Ｅ）第５実施例：第４実施例のように特
にタイマを設ける、ということもなく、ドライバ回路を
自動的に復帰させることもできる。故障が生じていない
バスに載った信号をカウントし、一定の数をカウントし
たときに故障が生じたＢＵＳ＋あるいはＢＵＳ−に強制
的に信号を載せようとするものである。
にタイマを設ける、ということもなく、ドライバ回路を
自動的に復帰させることもできる。故障が生じていない
バスに載った信号をカウントし、一定の数をカウントし
たときに故障が生じたＢＵＳ＋あるいはＢＵＳ−に強制
的に信号を載せようとするものである。
【０１２８】（Ｅ−１）第１の具体的構成：図２１は、
出力制御回路３４及び異常検出回路５２を含み、自動的
な復帰機能を有するトランシーバ装置９０の構成を示す
ブロック図である。
出力制御回路３４及び異常検出回路５２を含み、自動的
な復帰機能を有するトランシーバ装置９０の構成を示す
ブロック図である。
【０１２９】出力制御回路３４は、バスの一方に異常が
生じた場合であっても、入力データＴＸを基にして正常
動作している方のバスに与えられた信号をカウントし、
その出力をデコードして、ドライバ回路２４のうち異常
の生じているバスに対応する部分（ドライバ回路２１又
は２２）を所定の間隔で駆動させる。
生じた場合であっても、入力データＴＸを基にして正常
動作している方のバスに与えられた信号をカウントし、
その出力をデコードして、ドライバ回路２４のうち異常
の生じているバスに対応する部分（ドライバ回路２１又
は２２）を所定の間隔で駆動させる。
【０１３０】バスが正常に復帰すればカウンタがリセッ
トされて異常時に対処する処理は解除される。ここでバ
ス異常時には、出力に過大な電流が流れるが、ドライバ
回路２４を駆動させる間隔を十分に大きくとることによ
り、破壊には至らない。
トされて異常時に対処する処理は解除される。ここでバ
ス異常時には、出力に過大な電流が流れるが、ドライバ
回路２４を駆動させる間隔を十分に大きくとることによ
り、破壊には至らない。
【０１３１】図２２に、異常検出回路５２及び出力制御
回路３４の内部構成とその接続関係を示す。異常検出回
路５２は、異常検出回路５と同様に、信号ＶＰをカウン
トするＴフリップフロップＴＰ１，ＴＰ２、及びフリッ
プフロップＴＰ２の出力をラッチするためのＤフリップ
フロップＤＰ、並びに信号ＶＭをカウントするＴフリッ
プフロップＴＭ１，ＴＭ２、及びフリップフロップＴＭ
２の出力をラッチするためのＤフリップフロップＤＭ、
更にＤフリップフロップＤＰ，ＤＭの出力の論理和をと
るためのＮＡＮＤゲートＧ０を備えており、エラー信号
ＥＲＲを出力する。そして異常検出回路５とは異なり、
異常検出回路５２は、その備える各フリップフロップＴ
Ｐ１，ＴＰ２，ＤＰ，ＴＭ１，ＴＭ２，ＤＭが出力する
信号ＱＰ１，ＱＰ２，ＤＰＱ＊，ＱＭ１，ＱＭ２，ＤＭ
Ｑ＊を出力する。これらの６つの信号は出力制御回路３
４に与えられる。
回路３４の内部構成とその接続関係を示す。異常検出回
路５２は、異常検出回路５と同様に、信号ＶＰをカウン
トするＴフリップフロップＴＰ１，ＴＰ２、及びフリッ
プフロップＴＰ２の出力をラッチするためのＤフリップ
フロップＤＰ、並びに信号ＶＭをカウントするＴフリッ
プフロップＴＭ１，ＴＭ２、及びフリップフロップＴＭ
２の出力をラッチするためのＤフリップフロップＤＭ、
更にＤフリップフロップＤＰ，ＤＭの出力の論理和をと
るためのＮＡＮＤゲートＧ０を備えており、エラー信号
ＥＲＲを出力する。そして異常検出回路５とは異なり、
異常検出回路５２は、その備える各フリップフロップＴ
Ｐ１，ＴＰ２，ＤＰ，ＴＭ１，ＴＭ２，ＤＭが出力する
信号ＱＰ１，ＱＰ２，ＤＰＱ＊，ＱＭ１，ＱＭ２，ＤＭ
Ｑ＊を出力する。これらの６つの信号は出力制御回路３
４に与えられる。
【０１３２】出力制御回路３４はＡＮＤゲートＧ３４
１，３４４、ＯＲゲートＧ３４２，３４５，ＮＡＮＤゲ
ートＧ３４３，Ｇ３４６を備えている。ゲートＧ３４１
には２つの信号ＱＰ１，ＱＰ２が、ゲートＧ３４２には
ゲートＧ３４１の出力及び信号ＤＰＱ＊が、ゲートＧ３
４３にはゲートＧ３４２の出力及び入力データＴＸが、
それぞれ入力される。そしてゲートＧ３４３からは信号
ＴＸＮが出力され、ドライバ回路２４（特にその中のド
ライバ２２に）伝達される。同様にしてゲートＧ３４４
には２つの信号ＱＭ１，ＱＭ２が、ゲートＧ３４５には
ゲートＧ３４４の出力及び信号ＤＭＱ＊が、ゲートＧ３
４６にはゲートＧ３４５の出力及び入力データＴＸが、
それぞれ入力される。そしてゲートＧ３４６からは信号
ＴＸＰが出力され、ドライバ回路２４（特にその中のド
ライバ２１に）伝達される。
１，３４４、ＯＲゲートＧ３４２，３４５，ＮＡＮＤゲ
ートＧ３４３，Ｇ３４６を備えている。ゲートＧ３４１
には２つの信号ＱＰ１，ＱＰ２が、ゲートＧ３４２には
ゲートＧ３４１の出力及び信号ＤＰＱ＊が、ゲートＧ３
４３にはゲートＧ３４２の出力及び入力データＴＸが、
それぞれ入力される。そしてゲートＧ３４３からは信号
ＴＸＮが出力され、ドライバ回路２４（特にその中のド
ライバ２２に）伝達される。同様にしてゲートＧ３４４
には２つの信号ＱＭ１，ＱＭ２が、ゲートＧ３４５には
ゲートＧ３４４の出力及び信号ＤＭＱ＊が、ゲートＧ３
４６にはゲートＧ３４５の出力及び入力データＴＸが、
それぞれ入力される。そしてゲートＧ３４６からは信号
ＴＸＰが出力され、ドライバ回路２４（特にその中のド
ライバ２１に）伝達される。
【０１３３】図２３はＢＵＳ−が電位ＶＤＤに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、リセット信号ＲＳＴ＊が活性化され
なくなって信号ＶＰがカウントされるので信号ＱＰ１，
ＱＰ２，ＤＰＱ＊の各波形は図２３に示されるようにな
る。出力制御回路３４は信号ＱＰ１，ＱＰ２をデコード
して入力データＴＸの４倍の周期で信号ＴＸＮを活性化
させる。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、リセット信号ＲＳＴ＊が活性化され
なくなって信号ＶＰがカウントされるので信号ＱＰ１，
ＱＰ２，ＤＰＱ＊の各波形は図２３に示されるようにな
る。出力制御回路３４は信号ＱＰ１，ＱＰ２をデコード
して入力データＴＸの４倍の周期で信号ＴＸＮを活性化
させる。
【０１３４】ＢＵＳ−が回復しない間は信号ＴＸＮが
（入力データＴＸの変化に対応して）周期的に活性化さ
れるが、ＢＵＳ−が回復するとリセット信号ＲＳＴ＊が
活性化されるため、信号ＶＰのカウント及び信号ＱＰ
１，ＱＰ２，ＤＰＱ＊のデコードは意味を持たなくな
る。よって信号ＴＸＮは入力データＴＸを反映した値を
有し、２線式の通信が復帰される。
（入力データＴＸの変化に対応して）周期的に活性化さ
れるが、ＢＵＳ−が回復するとリセット信号ＲＳＴ＊が
活性化されるため、信号ＶＰのカウント及び信号ＱＰ
１，ＱＰ２，ＤＰＱ＊のデコードは意味を持たなくな
る。よって信号ＴＸＮは入力データＴＸを反映した値を
有し、２線式の通信が復帰される。
【０１３５】図２４はＢＵＳ−が電位ＶＳＳに短絡した
場合の動作を示すタイミングーチャートである。図２３
と同様にして、回復前には信号ＴＸＮが（入力データＴ
Ｘの変化に対応して）周期的に活性化され、回復後には
自動的に２線式の通信が復帰される。
場合の動作を示すタイミングーチャートである。図２３
と同様にして、回復前には信号ＴＸＮが（入力データＴ
Ｘの変化に対応して）周期的に活性化され、回復後には
自動的に２線式の通信が復帰される。
【０１３６】出力制御回路３４は、たとえばワンショッ
トマルチバイブレータを備えることもできる。バスに異
常が発生した場合、エラーが発生した側のドライバのみ
オフさせる様にエラー出力を分ける（片方が正常動作を
している為、送信可能）。そして入力データＴＸが活性
化していれば、正常動作をしている方のバスの信号でワ
ンショットマルチバイブレータをトリガし、ある一定数
を計数した後、エラーの発生している側のドライバをデ
ータ入力に同期してオンさせる。そして、正常復帰しな
ければ再度ワンショットマルチバイブレータをトリガ
し、バスが正常復帰すればカウンタがリセットされてエ
ラー出力が解除される。異常発生時には出力に過大な電
流が流れるが、上記オン間隔（どれだけの数を計数する
か）を十分に大きくとれば破壊には至らない。
トマルチバイブレータを備えることもできる。バスに異
常が発生した場合、エラーが発生した側のドライバのみ
オフさせる様にエラー出力を分ける（片方が正常動作を
している為、送信可能）。そして入力データＴＸが活性
化していれば、正常動作をしている方のバスの信号でワ
ンショットマルチバイブレータをトリガし、ある一定数
を計数した後、エラーの発生している側のドライバをデ
ータ入力に同期してオンさせる。そして、正常復帰しな
ければ再度ワンショットマルチバイブレータをトリガ
し、バスが正常復帰すればカウンタがリセットされてエ
ラー出力が解除される。異常発生時には出力に過大な電
流が流れるが、上記オン間隔（どれだけの数を計数する
か）を十分に大きくとれば破壊には至らない。
【０１３７】（Ｅ−２）第２の具体的構成：更に、カウ
ンタの段数を一段増やすことにより異常発生時にドライ
バ回路を駆動する間隔をより大きくとることにより、ド
ライバ回路に流入する過大電流を防ぐことが可能とな
る。
ンタの段数を一段増やすことにより異常発生時にドライ
バ回路を駆動する間隔をより大きくとることにより、ド
ライバ回路に流入する過大電流を防ぐことが可能とな
る。
【０１３８】図２５に、異常検出回路５３及び出力制御
回路３６の内部構成とその接続関係を示す。異常検出回
路５３及び出力制御回路３６は、それぞれ図２１におい
て示された第１の具体的構成のトランシーバ装置９０に
おける異常検出回路５２及び出力制御回路３４を代替し
たものである。
回路３６の内部構成とその接続関係を示す。異常検出回
路５３及び出力制御回路３６は、それぞれ図２１におい
て示された第１の具体的構成のトランシーバ装置９０に
おける異常検出回路５２及び出力制御回路３４を代替し
たものである。
【０１３９】異常検出回路５３は、異常検出回路５２に
おいて、信号ＶＭ，ＶＰをカウントするフリップフロッ
プＴＰ３，ＴＭ３をそれぞれ追加したものである。フリ
ップフロップＴＰ３はフリップフロップＴＰ２の非反転
出力たる信号ＱＰ２をトリガとして入力し、反転出力と
して信号ＱＰ３＊を出力する。同様にしてフリップフロ
ップＴＭ３はフリップフロップＴＭ２の非反転出力たる
信号ＱＭ２をトリガとして入力し、反転出力として信号
ＱＭ３＊を出力する。フリップフロップＤＭ，ＤＰは異
常検出回路５２と同様に、それぞれ信号ＱＭ２，ＱＰ２
をトリガとして入力する。
おいて、信号ＶＭ，ＶＰをカウントするフリップフロッ
プＴＰ３，ＴＭ３をそれぞれ追加したものである。フリ
ップフロップＴＰ３はフリップフロップＴＰ２の非反転
出力たる信号ＱＰ２をトリガとして入力し、反転出力と
して信号ＱＰ３＊を出力する。同様にしてフリップフロ
ップＴＭ３はフリップフロップＴＭ２の非反転出力たる
信号ＱＭ２をトリガとして入力し、反転出力として信号
ＱＭ３＊を出力する。フリップフロップＤＭ，ＤＰは異
常検出回路５２と同様に、それぞれ信号ＱＭ２，ＱＰ２
をトリガとして入力する。
【０１４０】出力制御回路３６は、ＡＮＤゲートＧ３６
１，Ｇ３６４、ＯＲゲートＧ３６２，Ｇ３６５、ＮＡＮ
ＤゲートＧ３６３，Ｇ３６６を備えている。ゲートＧ３
６１には信号ＱＭ１，ＱＭ２，ＱＭ３＊が、ゲートＧ３
６２にはゲートＧ３６１の出力及び信号ＤＭＱ＊が、ゲ
ートＧ３６３には入力データＴＸ及びゲートＧ３６２の
出力が、それぞれ入力される。そしてゲートＧ３６３は
信号ＴＸＰを出力する。同様にしてゲートＧ３６４には
信号ＱＰ１，ＱＰ２，ＱＰ３＊が、ゲートＧ３６５には
ゲートＧ３６４の出力及び信号ＤＰＱ＊が、ゲートＧ３
６６には入力データＴＸ及びゲートＧ３６５の出力が、
それぞれ入力される。そしてゲートＧ３６６は信号ＴＸ
Ｎを出力する。
１，Ｇ３６４、ＯＲゲートＧ３６２，Ｇ３６５、ＮＡＮ
ＤゲートＧ３６３，Ｇ３６６を備えている。ゲートＧ３
６１には信号ＱＭ１，ＱＭ２，ＱＭ３＊が、ゲートＧ３
６２にはゲートＧ３６１の出力及び信号ＤＭＱ＊が、ゲ
ートＧ３６３には入力データＴＸ及びゲートＧ３６２の
出力が、それぞれ入力される。そしてゲートＧ３６３は
信号ＴＸＰを出力する。同様にしてゲートＧ３６４には
信号ＱＰ１，ＱＰ２，ＱＰ３＊が、ゲートＧ３６５には
ゲートＧ３６４の出力及び信号ＤＰＱ＊が、ゲートＧ３
６６には入力データＴＸ及びゲートＧ３６５の出力が、
それぞれ入力される。そしてゲートＧ３６６は信号ＴＸ
Ｎを出力する。
【０１４１】図２６はＢＵＳ−が電位ＶＤＤに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＰがカウントされるので信号
ＱＰ１，ＱＰ２，ＱＰ３＊，ＤＰＱ＊及びゲートＧ３６
４の出力（ＱＰ１・ＱＰ２・ＱＰ３＊）の各波形は図２
６に示されるようになる。即ち出力制御回路３６は入力
データＴＸの８倍の周期で信号ＴＸＮを活性化させる。
よって、ＢＵＳ−の故障時に強制的にドライバ回路を駆
動する場合に流れる過大な電流を防ぐことが可能とな
る。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＰがカウントされるので信号
ＱＰ１，ＱＰ２，ＱＰ３＊，ＤＰＱ＊及びゲートＧ３６
４の出力（ＱＰ１・ＱＰ２・ＱＰ３＊）の各波形は図２
６に示されるようになる。即ち出力制御回路３６は入力
データＴＸの８倍の周期で信号ＴＸＮを活性化させる。
よって、ＢＵＳ−の故障時に強制的にドライバ回路を駆
動する場合に流れる過大な電流を防ぐことが可能とな
る。
【０１４２】図２７はＢＵＳ−が電位ＶＳＳに短絡した
場合の動作を示すタイミングーチャートである。図２６
と同様にして、回復前には信号ＴＸＮが（入力データＴ
Ｘの変化に対応して）周期的に活性化され、回復後には
自動的に２線式の通信が復帰される。
場合の動作を示すタイミングーチャートである。図２６
と同様にして、回復前には信号ＴＸＮが（入力データＴ
Ｘの変化に対応して）周期的に活性化され、回復後には
自動的に２線式の通信が復帰される。
【０１４３】（Ｅ−３）第３の具体的構成：また、異常
の生じている方のバスに対応するドライバ回路をＮ回以
上駆動させ、Ｍ回（Ｎ≧Ｍ）連続して異常の生じている
バスが正常に戻っていればエラー処理を解除するという
処理を行うことにより、バスの回復の確認をより確実に
行なうことが可能となる。
の生じている方のバスに対応するドライバ回路をＮ回以
上駆動させ、Ｍ回（Ｎ≧Ｍ）連続して異常の生じている
バスが正常に戻っていればエラー処理を解除するという
処理を行うことにより、バスの回復の確認をより確実に
行なうことが可能となる。
【０１４４】図２８に、異常検出回路５２及び出力制御
回路３５並びにリセット回路８５の内部構成とその接続
関係を示す。出力制御回路３５及びリセット回路８５
は、それぞれ図２１において示された第１の具体的構成
のトランシーバ装置９０における出力制御回路３４及び
リセット回路８を代替したものである。
回路３５並びにリセット回路８５の内部構成とその接続
関係を示す。出力制御回路３５及びリセット回路８５
は、それぞれ図２１において示された第１の具体的構成
のトランシーバ装置９０における出力制御回路３４及び
リセット回路８を代替したものである。
【０１４５】出力制御回路３５は、ＡＮＤゲートＧ３５
１，Ｇ３５５，Ｇ３５６，Ｇ３６０、ＯＲゲートＧ３５
３，Ｇ３５４，Ｇ３５８，Ｇ３５９，ＮＡＮＤゲートＧ
３５２，Ｇ３５７を備えている。ゲートＧ３５１，Ｇ３
５２にはいずれも信号ＱＰ１，ＱＰ２が、ゲートＧ３５
３にはゲートＧ３５１，Ｇ３５２の出力が、ゲートＧ３
５４にはゲートＧ３５３の出力と信号ＤＰＱ＊が、ゲー
トＧ３５５には入力データＴＸとゲートＧ３５４の出力
が、それぞれ入力される。そしてゲートＧ３５５からは
信号ＴＸＮが出力される。同様にして、ゲートＧ３５
６，Ｇ３５７にはいずれも信号ＱＭ１，ＱＭ２が、ゲー
トＧ３５８にはゲートＧ３５６，Ｇ３５７の出力が、ゲ
ートＧ３５９にはゲートＧ３５８の出力と信号ＤＭＱ＊
が、ゲートＧ３６０には入力データＴＸとゲートＧ３５
９の出力が、それぞれ入力される。そしてゲートＧ３６
０からは信号ＴＸＰが出力される。
１，Ｇ３５５，Ｇ３５６，Ｇ３６０、ＯＲゲートＧ３５
３，Ｇ３５４，Ｇ３５８，Ｇ３５９，ＮＡＮＤゲートＧ
３５２，Ｇ３５７を備えている。ゲートＧ３５１，Ｇ３
５２にはいずれも信号ＱＰ１，ＱＰ２が、ゲートＧ３５
３にはゲートＧ３５１，Ｇ３５２の出力が、ゲートＧ３
５４にはゲートＧ３５３の出力と信号ＤＰＱ＊が、ゲー
トＧ３５５には入力データＴＸとゲートＧ３５４の出力
が、それぞれ入力される。そしてゲートＧ３５５からは
信号ＴＸＮが出力される。同様にして、ゲートＧ３５
６，Ｇ３５７にはいずれも信号ＱＭ１，ＱＭ２が、ゲー
トＧ３５８にはゲートＧ３５６，Ｇ３５７の出力が、ゲ
ートＧ３５９にはゲートＧ３５８の出力と信号ＤＭＱ＊
が、ゲートＧ３６０には入力データＴＸとゲートＧ３５
９の出力が、それぞれ入力される。そしてゲートＧ３６
０からは信号ＴＸＰが出力される。
【０１４６】図２９はＢＵＳ−が電位ＶＤＤに短絡した
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯは“Ｌ”になり、リ
セット信号ＲＳＴ＊が活性化されなくなって信号ＶＰの
カウントが開始される。出力制御回路３５は、出力制御
回路３４とは異なり、信号ＶＭを一定数（ここでは４
つ）を計数した後、信号ＴＸＮを入力データＴＸに応じ
て２回活性化させる。
場合の動作を示すタイミングチャートである。かかる故
障が発生した場合、信号ＶＭ，ＶＯは“Ｌ”になり、リ
セット信号ＲＳＴ＊が活性化されなくなって信号ＶＰの
カウントが開始される。出力制御回路３５は、出力制御
回路３４とは異なり、信号ＶＭを一定数（ここでは４
つ）を計数した後、信号ＴＸＮを入力データＴＸに応じ
て２回活性化させる。
【０１４７】図２８に戻って、リセット回路８５はＴフ
リップフロップＤＲ１，ＤＲ２を備えている。フリップ
フロップＤＲ１は信号ＶＯをトリガとして信号ＱＲ１を
出力する。フリップフロップＤＲ２は信号ＱＲ１をトリ
ガとして信号ＱＲ２＊を出力する。フリップフロップＤ
Ｒ１，ＤＲ２は、エラー信号ＥＲＲによってリセットさ
れるので、故障が発生するとフリップフロップＤＲ１，
ＤＲ２は信号ＶＯをカウントし始める。故障が回復して
信号ＶＯが２回カウントされると、信号ＱＲ２＊が活性
化されリセット信号ＲＳＴ＊が活性化する。これによっ
てエラー信号ＥＲＲは“Ｌ”となり、フリップフロップ
ＤＲ１，ＤＲ２はリセットされる。
リップフロップＤＲ１，ＤＲ２を備えている。フリップ
フロップＤＲ１は信号ＶＯをトリガとして信号ＱＲ１を
出力する。フリップフロップＤＲ２は信号ＱＲ１をトリ
ガとして信号ＱＲ２＊を出力する。フリップフロップＤ
Ｒ１，ＤＲ２は、エラー信号ＥＲＲによってリセットさ
れるので、故障が発生するとフリップフロップＤＲ１，
ＤＲ２は信号ＶＯをカウントし始める。故障が回復して
信号ＶＯが２回カウントされると、信号ＱＲ２＊が活性
化されリセット信号ＲＳＴ＊が活性化する。これによっ
てエラー信号ＥＲＲは“Ｌ”となり、フリップフロップ
ＤＲ１，ＤＲ２はリセットされる。
【０１４８】つまり、この第２の具体的構成において
は、異常の生じている方のバスに対応するドライバ回路
を２回駆動させ、２回正常に戻っていることが確認され
ればエラー処理を解除する。よってバスの回復の確認を
より確実に行なうことが可能となる。
は、異常の生じている方のバスに対応するドライバ回路
を２回駆動させ、２回正常に戻っていることが確認され
ればエラー処理を解除する。よってバスの回復の確認を
より確実に行なうことが可能となる。
【０１４９】図３０は、ＢＵＳ−が電位ＶＳＳに短絡し
た場合の動作を示すタイミングーチャートである。図２
６と同様にして、バスの回復の確認をより確実に行なう
ことが可能となる。
た場合の動作を示すタイミングーチャートである。図２
６と同様にして、バスの回復の確認をより確実に行なう
ことが可能となる。
【０１５０】（Ｆ）第６実施例： （Ｆ−１）第１の具体的構成：第６実施例は第３の問題
点を解決するためのものである。図３１はこの発明にか
かる異常検出回路５４と、バス入力回路４の構成を示す
回路図である。また図３２は各信号の波形を示すタイミ
ングチャートである。
点を解決するためのものである。図３１はこの発明にか
かる異常検出回路５４と、バス入力回路４の構成を示す
回路図である。また図３２は各信号の波形を示すタイミ
ングチャートである。
【０１５１】異常検出回路５４は、ＥＸＮＯＲゲートＧ
５、ワンショットモノマルチＭ１、Ｄフリップフロップ
Ｆ３，Ｆ４から構成される。ゲートＧ５は、バス入力回
路４からの信号ＶＰ，ＶＭを受け、信号ＶＥを出力す
る。ワンショットモノマルチＭ１は、信号ＶＥを受け、
その立下がりエッジで一定幅のパルスを有する信号ＶＱ
を発生させる。フリップフロップＦ３は信号ＶＱの立ち
下がりをトリガとして、信号ＶＥを取り込み、フリップ
フロップＦ４はフリップフロップＦ３の出力をラッチす
る。
５、ワンショットモノマルチＭ１、Ｄフリップフロップ
Ｆ３，Ｆ４から構成される。ゲートＧ５は、バス入力回
路４からの信号ＶＰ，ＶＭを受け、信号ＶＥを出力す
る。ワンショットモノマルチＭ１は、信号ＶＥを受け、
その立下がりエッジで一定幅のパルスを有する信号ＶＱ
を発生させる。フリップフロップＦ３は信号ＶＱの立ち
下がりをトリガとして、信号ＶＥを取り込み、フリップ
フロップＦ４はフリップフロップＦ３の出力をラッチす
る。
【０１５２】バスＢＵＳ＋，ＢＵＳ−が正常な場合に
は、バスＢＵＳ＋，ＢＵＳ−には互いに１８０°異なる
位相を有する信号が伝わっているため、信号ＶＰ，ＶＭ
は同相となっている。これらの信号がゲートＧ５で排他
的論理和の反転がとられて信号ＶＥが生成されるため、
正常時には、原則的にゲートＧ５の出力は“Ｈ”とな
る。
は、バスＢＵＳ＋，ＢＵＳ−には互いに１８０°異なる
位相を有する信号が伝わっているため、信号ＶＰ，ＶＭ
は同相となっている。これらの信号がゲートＧ５で排他
的論理和の反転がとられて信号ＶＥが生成されるため、
正常時には、原則的にゲートＧ５の出力は“Ｈ”とな
る。
【０１５３】ところがバスＢＵＳ−が電位ＶＤに短絡す
ると、信号ＶＭは常に“Ｈ”となる。よって、信号ＶＥ
は信号ＶＰと逆相の信号となり、これが立ち下がる度に
ワンショットモノマルチＭ１を動作させる。ここで、ワ
ンショットモノマルチＭ１の出力である信号ＶＱのパル
ス幅を信号ＶＰ，ＶＭのパルス周期よりも短く設定して
おく。このようにして、信号ＶＱの立下がりエッジがフ
リップフロップＦ３の入力端Ｔに入る時には、フリップ
フロップＦ３の入力端Ｄに入る信号ＶＥは“Ｌ”の状態
であるので、エラー信号ＥＲＲは“Ｈ”となる。これに
より、異常が生じたことが検出される。
ると、信号ＶＭは常に“Ｈ”となる。よって、信号ＶＥ
は信号ＶＰと逆相の信号となり、これが立ち下がる度に
ワンショットモノマルチＭ１を動作させる。ここで、ワ
ンショットモノマルチＭ１の出力である信号ＶＱのパル
ス幅を信号ＶＰ，ＶＭのパルス周期よりも短く設定して
おく。このようにして、信号ＶＱの立下がりエッジがフ
リップフロップＦ３の入力端Ｔに入る時には、フリップ
フロップＦ３の入力端Ｄに入る信号ＶＥは“Ｌ”の状態
であるので、エラー信号ＥＲＲは“Ｈ”となる。これに
より、異常が生じたことが検出される。
【０１５４】しかし、実際には、信号ＶＰ，ＶＭのタイ
ミングの遅延により、信号ＶＥにはヒゲが出来る。この
ヒゲの立下がりエッジにより、ワンショットモノマルチ
Ｍ１は動作するので、バスに異常がない場合にも信号Ｖ
Ｑはパルスを有する。しかし信号ＶＱのパルス幅をヒゲ
の幅よりも長くしておけば、信号ＶＱの立下がりエッジ
がフリップフロップＦ３の入力端Ｔに入る時には、フリ
ップフロップＦ３の入力端Ｄに入る信号ＶＥは“Ｈ”の
状態にある。よって、エラー検出の誤動作を回避するこ
とができる。
ミングの遅延により、信号ＶＥにはヒゲが出来る。この
ヒゲの立下がりエッジにより、ワンショットモノマルチ
Ｍ１は動作するので、バスに異常がない場合にも信号Ｖ
Ｑはパルスを有する。しかし信号ＶＱのパルス幅をヒゲ
の幅よりも長くしておけば、信号ＶＱの立下がりエッジ
がフリップフロップＦ３の入力端Ｔに入る時には、フリ
ップフロップＦ３の入力端Ｄに入る信号ＶＥは“Ｈ”の
状態にある。よって、エラー検出の誤動作を回避するこ
とができる。
【０１５５】このようにして異常検出回路５４を構成す
ることにより、バスの一方に異常が生じた場合にも、他
方のバスからの信号の遷移を何回も待つ必要がなく、早
期にその異常を検出することができるという効果があ
る。
ることにより、バスの一方に異常が生じた場合にも、他
方のバスからの信号の遷移を何回も待つ必要がなく、早
期にその異常を検出することができるという効果があ
る。
【０１５６】なお、異常検出回路５４の備えるワンショ
ットモノマルチＭ１、フリップフロップＦ３のリセット
は、電源リセット回路ＰＯＲによって行うことができ
る。
ットモノマルチＭ１、フリップフロップＦ３のリセット
は、電源リセット回路ＰＯＲによって行うことができ
る。
【０１５７】（Ｆ−２）第２の具体的構成：図３３はバ
ス入力回路４１の具体的構成を異常検出回路５４ととも
に示した回路ずである。バス入力回路４１はバス入力回
路４のコンパレータＣＰ，ＣＭをそれぞれＣＭＯＳイン
バータＧＰ，ＣＭＯＳバッファＧＭに置き換えた構成と
なっている。ＣＭＯＳインバータ、ＣＭＯＳバッファの
閾値を約（ＶＤ＋ＶＳ）／２とし、基準電位ＶＲと等し
くすることができるので、これらの出力も信号ＶＰ，Ｖ
Ｍとして機能する。
ス入力回路４１の具体的構成を異常検出回路５４ととも
に示した回路ずである。バス入力回路４１はバス入力回
路４のコンパレータＣＰ，ＣＭをそれぞれＣＭＯＳイン
バータＧＰ，ＣＭＯＳバッファＧＭに置き換えた構成と
なっている。ＣＭＯＳインバータ、ＣＭＯＳバッファの
閾値を約（ＶＤ＋ＶＳ）／２とし、基準電位ＶＲと等し
くすることができるので、これらの出力も信号ＶＰ，Ｖ
Ｍとして機能する。
【０１５８】（Ｆ−３）第３の具体的構成：また、信号
ＶＥのヒゲを除去するのにフィルタを用いることもでき
る。図３４は、異常検出回路５５の構成を示す回路図で
ある。また図３５は各部の信号の波形を示すタイミング
チャートである。
ＶＥのヒゲを除去するのにフィルタを用いることもでき
る。図３４は、異常検出回路５５の構成を示す回路図で
ある。また図３５は各部の信号の波形を示すタイミング
チャートである。
【０１５９】図３１に示された異常検出回路５４におい
て、フリップフロップＦ３の入力端Ｄに電位ＶＤを与
え、ワンショットモノマルチＭ１の代わりにフィルタＦ
Ｌを設けた構成を有している。
て、フリップフロップＦ３の入力端Ｄに電位ＶＤを与
え、ワンショットモノマルチＭ１の代わりにフィルタＦ
Ｌを設けた構成を有している。
【０１６０】フィルタＦＬはゲートＧ５と、フリップフ
ロップＦ３の入力端Ｔとの間に設けられている。そして
ゲートＧ５の出力である信号ＶＥからヒゲを除去して信
号ＶＥ２を生成し、フリップフロップＦ３の入力端Ｔに
伝達する。
ロップＦ３の入力端Ｔとの間に設けられている。そして
ゲートＧ５の出力である信号ＶＥからヒゲを除去して信
号ＶＥ２を生成し、フリップフロップＦ３の入力端Ｔに
伝達する。
【０１６１】伝送路に異常がなく、正常な時には信号Ｖ
Ｅ２は“Ｈ”に固定されている。また、電源リセット回
路ＲＯＰにより、ＤフリップフロップＦ３には、あらか
じめリセットがかけられている。このためエラー信号Ｅ
ＲＲは“Ｌ”となっている。
Ｅ２は“Ｈ”に固定されている。また、電源リセット回
路ＲＯＰにより、ＤフリップフロップＦ３には、あらか
じめリセットがかけられている。このためエラー信号Ｅ
ＲＲは“Ｌ”となっている。
【０１６２】一方のバスに異常が生じた時には、バスに
与えられている出力データに同期したパルスが出てく
る。信号ＶＥ２は“Ｈ”から“Ｌ”へと立ち下がるの
で、フリップフロップＦ３は入力端Ｄに与えられた論理
を反転させて出力端Ｑに与える。出力端Ｑが与える信号
はエラー信号ＥＲＲであり、入力端Ｄには“Ｈ”に相当
する電位ＶＤが与えられているので、エラー信号ＥＲＲ
は“Ｈ”となりエラー信号が活性化されることになる。
与えられている出力データに同期したパルスが出てく
る。信号ＶＥ２は“Ｈ”から“Ｌ”へと立ち下がるの
で、フリップフロップＦ３は入力端Ｄに与えられた論理
を反転させて出力端Ｑに与える。出力端Ｑが与える信号
はエラー信号ＥＲＲであり、入力端Ｄには“Ｈ”に相当
する電位ＶＤが与えられているので、エラー信号ＥＲＲ
は“Ｈ”となりエラー信号が活性化されることになる。
【０１６３】（Ｆ−４）第４の具体的構成：図３６はバ
ス入力回路４と共に異常検出回路５６の具体的構成を示
す回路図である。図３７は各部の信号の波形を示すタイ
ミングチャートである。
ス入力回路４と共に異常検出回路５６の具体的構成を示
す回路図である。図３７は各部の信号の波形を示すタイ
ミングチャートである。
【０１６４】バス入力回路４からの信号ＶＰ，ＶＭを受
けたＥＸＮＯＲゲートＧ５の出力である信号ＶＥは、フ
ィルタＦＬによってヒゲを除去され、信号ＶＥ２へと整
形される。信号ＶＥ２はワンショットモノマルチＭ２に
入力される。ワンショットモノマルチＭ２は、これに入
力する信号が一定時間以上“Ｈ”になると“Ｈ”を出力
させる。
けたＥＸＮＯＲゲートＧ５の出力である信号ＶＥは、フ
ィルタＦＬによってヒゲを除去され、信号ＶＥ２へと整
形される。信号ＶＥ２はワンショットモノマルチＭ２に
入力される。ワンショットモノマルチＭ２は、これに入
力する信号が一定時間以上“Ｈ”になると“Ｈ”を出力
させる。
【０１６５】一方、ゲートＧ６によって、ワンショット
モノマルチＭ２の出力と、ヒゲを除去された信号ＶＥ２
との論理積がフリップフロップＦ３の入力端Ｄに与えら
れる。
モノマルチＭ２の出力と、ヒゲを除去された信号ＶＥ２
との論理積がフリップフロップＦ３の入力端Ｄに与えら
れる。
【０１６６】フリップフロップＦ３の入力端Ｔには発振
器ＯＳＣが接続されている。発振器ＯＳＣの出力周波数
は信号ＶＰ，ＶＭの周波数、即ちバスＢＵＳ＋，ＢＵＳ
−において伝送される信号の周波数よりも十分高い。ゲ
ートＧ６、ワンショットモノマルチＭ２、フリップフロ
ップＦ３はラッチ回路を構成する。
器ＯＳＣが接続されている。発振器ＯＳＣの出力周波数
は信号ＶＰ，ＶＭの周波数、即ちバスＢＵＳ＋，ＢＵＳ
−において伝送される信号の周波数よりも十分高い。ゲ
ートＧ６、ワンショットモノマルチＭ２、フリップフロ
ップＦ３はラッチ回路を構成する。
【０１６７】バスＢＵＳ−に異常が生じた時、信号ＶＥ
２は“Ｌ”に立ち下がる。よってゲートＧ６の出力も
“Ｌ”となり、フリップフロップＦ３の入力端Ｄには
“Ｌ”が入力される。一方、フリップフロップＦ３の入
力端Ｔには発振器ＯＳＣによって、伝送される信号のパ
ルス幅よりも十分に短いパルス幅のクロックパルスが入
力されている。このため、フリップフロップＦ３の出力
端Ｑには“Ｌ”が出力される、これはゲートＧ６の入力
にも与えており、フリップフロップＦ３の出力端Ｑは
“Ｌ”の状態が保持される。よってエラー信号ＥＲＲは
“Ｈ”に保持される。
２は“Ｌ”に立ち下がる。よってゲートＧ６の出力も
“Ｌ”となり、フリップフロップＦ３の入力端Ｄには
“Ｌ”が入力される。一方、フリップフロップＦ３の入
力端Ｔには発振器ＯＳＣによって、伝送される信号のパ
ルス幅よりも十分に短いパルス幅のクロックパルスが入
力されている。このため、フリップフロップＦ３の出力
端Ｑには“Ｌ”が出力される、これはゲートＧ６の入力
にも与えており、フリップフロップＦ３の出力端Ｑは
“Ｌ”の状態が保持される。よってエラー信号ＥＲＲは
“Ｈ”に保持される。
【０１６８】この後、バスの異常が回復した時には、信
号ＶＥ２が“Ｈ”となる。この信号ＶＥ２の“Ｈ”状態
を一定期間検出したワンショットモノマルチＭ２はフリ
ップフロップＦ３の出力を一時的に“Ｈ”とする。これ
により、フリップフロップＦ４はエラー信号ＥＲＲを
“Ｌ”（非活性）に保持し続ける。
号ＶＥ２が“Ｈ”となる。この信号ＶＥ２の“Ｈ”状態
を一定期間検出したワンショットモノマルチＭ２はフリ
ップフロップＦ３の出力を一時的に“Ｈ”とする。これ
により、フリップフロップＦ４はエラー信号ＥＲＲを
“Ｌ”（非活性）に保持し続ける。
【０１６９】（Ｆ−５）第５の具体的構成：図３８は、
異常検出回路５７の具体的構成を示す回路図である。図
３９は各部の信号の波形を示すタイミングチャートであ
る。
異常検出回路５７の具体的構成を示す回路図である。図
３９は各部の信号の波形を示すタイミングチャートであ
る。
【０１７０】異常検出回路５７はインバータＩ５，Ｉ
６、ＯＲゲートＧ７，Ｇ８、ＮＯＲゲートＧ９、ワンシ
ョットモノマルチＭ３，Ｍ４，Ｍ５，Ｍ６から構成され
る。
６、ＯＲゲートＧ７，Ｇ８、ＮＯＲゲートＧ９、ワンシ
ョットモノマルチＭ３，Ｍ４，Ｍ５，Ｍ６から構成され
る。
【０１７１】ワンショットモノマルチＭ３には信号ＶＰ
が、ワンショットモノマルチＭ４にはインバータＩ５に
よって信号ＶＰが反転された信号が、それぞれ与えられ
る。また、ワンショットモノマルチＭ５には信号ＶＭ
が、ワンショットモノマルチＭ６にはインバータＩ６に
よって信号ＶＭが反転された信号が、それぞれ与えられ
る。ワンショットモノマルチＭ３，Ｍ４，Ｍ５，Ｍ６
は、入力がある一定時間以上“Ｈ”の時“Ｈ”の信号が
出力される。
が、ワンショットモノマルチＭ４にはインバータＩ５に
よって信号ＶＰが反転された信号が、それぞれ与えられ
る。また、ワンショットモノマルチＭ５には信号ＶＭ
が、ワンショットモノマルチＭ６にはインバータＩ６に
よって信号ＶＭが反転された信号が、それぞれ与えられ
る。ワンショットモノマルチＭ３，Ｍ４，Ｍ５，Ｍ６
は、入力がある一定時間以上“Ｈ”の時“Ｈ”の信号が
出力される。
【０１７２】ワンショットモノマルチＭ３，Ｍ４の出力
はゲートＧ７によって論理和がとられ、信号ＶＰ２がゲ
ートＧ９の一方の入力に与えられる。また、ワンショッ
トモノマルチＭ５，Ｍ６の出力はゲートＧ８によって論
理和がとられ、信号ＶＭ２がゲートＧ９の他方の入力に
与えられる。
はゲートＧ７によって論理和がとられ、信号ＶＰ２がゲ
ートＧ９の一方の入力に与えられる。また、ワンショッ
トモノマルチＭ５，Ｍ６の出力はゲートＧ８によって論
理和がとられ、信号ＶＭ２がゲートＧ９の他方の入力に
与えられる。
【０１７３】次に動作について説明する。バスに異常が
なく、正常な信号が伝達されている場合には、バス入力
回路４から得られる信号ＶＰ，ＶＭもバス上の信号に同
期したパルスが出力されている。
なく、正常な信号が伝達されている場合には、バス入力
回路４から得られる信号ＶＰ，ＶＭもバス上の信号に同
期したパルスが出力されている。
【０１７４】ここでバスＢＵＳ−に異常が発生すると、
例えば、電位ＶＤあるいは電位ＶＳのいずれかにショー
トした場合、ワンショットモノマルチＭ５，Ｍ６のいず
れか一方の入力が“Ｈ”に固定される。したがって、ワ
ンショットモノマルチＭ５，Ｍ６のいずれかの出力が
“Ｈ”となり、信号ＶＭ２も“Ｈ”となる。よってゲー
トＧ９の出力たるエラー信号ＥＲＲは“Ｈ”となり、異
常が検出される。バスＢＵＳ＋に異常が生じた場合にお
いても同様である。
例えば、電位ＶＤあるいは電位ＶＳのいずれかにショー
トした場合、ワンショットモノマルチＭ５，Ｍ６のいず
れか一方の入力が“Ｈ”に固定される。したがって、ワ
ンショットモノマルチＭ５，Ｍ６のいずれかの出力が
“Ｈ”となり、信号ＶＭ２も“Ｈ”となる。よってゲー
トＧ９の出力たるエラー信号ＥＲＲは“Ｈ”となり、異
常が検出される。バスＢＵＳ＋に異常が生じた場合にお
いても同様である。
【０１７５】ここでは、ワンショットモノマルチＭ３，
Ｍ４，Ｍ５，Ｍ６は、入力がある一定時間以上“Ｈ”の
時“Ｈ”の信号が出力されるものをもちいることができ
る。また、入力が“Ｈ”の時出力が“Ｌ”となるもの、
入力が“Ｌ”の時出力が“Ｈ”となるもの、入力が
“Ｌ”の時出力が“Ｌ”となるものを用いても良い。た
だし、この場合には、各ゲートの論理回路を変更する必
要がある。
Ｍ４，Ｍ５，Ｍ６は、入力がある一定時間以上“Ｈ”の
時“Ｈ”の信号が出力されるものをもちいることができ
る。また、入力が“Ｈ”の時出力が“Ｌ”となるもの、
入力が“Ｌ”の時出力が“Ｈ”となるもの、入力が
“Ｌ”の時出力が“Ｌ”となるものを用いても良い。た
だし、この場合には、各ゲートの論理回路を変更する必
要がある。
【０１７６】
【発明の効果】この発明の第１の態様では、正常な第２
の伝送路においてデータが存在しなくなることが回避さ
れ、異常が生じていた第１の伝送路が回復した場合には
これを検出することができる。そして、第１のドライバ
回路の駆動を再開することができる。
の伝送路においてデータが存在しなくなることが回避さ
れ、異常が生じていた第１の伝送路が回復した場合には
これを検出することができる。そして、第１のドライバ
回路の駆動を再開することができる。
【０１７７】この発明の第２の態様では、回復した伝送
路においてデータが存在しなくなることが回避され、伝
送路が異常から回復したことが検出される。そしてドラ
イバ回路の駆動を再開することができる。
路においてデータが存在しなくなることが回避され、伝
送路が異常から回復したことが検出される。そしてドラ
イバ回路の駆動を再開することができる。
【０１７８】この発明の第３の態様では、伝送路の異常
を早期に検出することができるので、信頼性を高めるこ
とができる。
を早期に検出することができるので、信頼性を高めるこ
とができる。
【図１】この発明の第１実施例を説明するブロック図で
ある。
ある。
【図２】この発明の第１実施例を説明するブロック図で
ある。
ある。
【図３】この発明の第１実施例を説明する概念図であ
る。
る。
【図４】この発明の第１実施例を説明する回路図であ
る。
る。
【図５】この発明の第２実施例の第１の具体的構成を説
明するブロック図である。
明するブロック図である。
【図６】この発明の第２実施例の第１の具体的構成を説
明する回路図である。
明する回路図である。
【図７】この発明の第２実施例の第２の具体的構成を説
明する回路図である。
明する回路図である。
【図８】この発明の第２実施例の第３の具体的構成を説
明する回路図である。
明する回路図である。
【図９】この発明の第２実施例の第３の具体的構成を説
明するブロック図である。
明するブロック図である。
【図１０】この発明の第３実施例を説明する回路図であ
る。
る。
【図１１】この発明の第４実施例の第１の具体的構成を
説明するブロック図である。
説明するブロック図である。
【図１２】この発明の第４実施例の第１の具体的構成を
説明する回路図である。
説明する回路図である。
【図１３】この発明の第４実施例の第１の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図１４】この発明の第４実施例の第１の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図１５】この発明の第４実施例の第１の具体的構成の
動作を説明する模式図である。
動作を説明する模式図である。
【図１６】この発明の第４実施例の第２の具体的構成を
説明するブロック図である。
説明するブロック図である。
【図１７】この発明の第４実施例の第２の具体的構成を
説明する回路図である。
説明する回路図である。
【図１８】この発明の第４実施例の第２の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図１９】この発明の第４実施例の第２の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図２０】この発明の第４実施例の第３の具体的構成を
説明するブロック図である。
説明するブロック図である。
【図２１】この発明の第５実施例の第１の具体的構成を
説明するブロック図である。
説明するブロック図である。
【図２２】この発明の第５実施例の第１の具体的構成を
説明する回路図である。
説明する回路図である。
【図２３】この発明の第５実施例の第１の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図２４】この発明の第５実施例の第１の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図２５】この発明の第５実施例の第２の具体的構成を
説明する回路図である。
説明する回路図である。
【図２６】この発明の第５実施例の第２の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図２７】この発明の第５実施例の第３の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図２８】この発明の第５実施例の第３の具体的構成を
説明する回路図である。
説明する回路図である。
【図２９】この発明の第５実施例の第３の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３０】この発明の第５実施例の第２の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３１】この発明の第６実施例の第１の具体的構成を
説明する回路図である。
説明する回路図である。
【図３２】この発明の第６実施例の第１の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３３】この発明の第６実施例の第２の具体的構成を
説明する回路図である。
説明する回路図である。
【図３４】この発明の第６実施例の第３の具体的構成を
説明する回路図である。
説明する回路図である。
【図３５】この発明の第６実施例の第３の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３６】この発明の第６実施例の第４の具体的構成を
説明する回路図である。
説明する回路図である。
【図３７】この発明の第６実施例の第４の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３８】この発明の第６実施例の第５の具体的構成を
説明する回路図である。
説明する回路図である。
【図３９】この発明の第６実施例の第５の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図４０】従来の技術を説明するブロック図である。
【図４１】従来の技術を説明する回路図である。
２１，２２ ドライバ回路 ４，４１ バス入力回路 １５〜１８ タイマ ３０〜３６ 出力制御回路 ５，５１〜５７ 異常検出回路 ８，８１〜８４ リセット回路 ３００ ＬＡＮ伝送路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】出力制御回路３は、フリップフロップＦ１
及びゲートＧ１，Ｇ３で構成されている。ゲートＧ１
は、スタンバイ制御回路７より出力されるスタンバイ信
号ＳＴＢ＊（＊は信号の反転を示す。また図においては
記号の上に線を引いて表わす。以下同様。）によって制
御されつつ、端子９に与えられた入力データＴＸを受け
る。入力データＴＸを受けた出力制御回路３は、ドライ
バ回路２を駆動し、入力データＴＸに応じた信号が端子
１３，１４を介してバスＢＵＳ＋，ＢＵＳ−に伝達され
る。
及びゲートＧ１，Ｇ３で構成されている。ゲートＧ１
は、スタンバイ制御回路７より出力されるスタンバイ信
号ＳＴＢ＊（＊は信号の反転を示す。また図においては
記号の上に線を引いて表わす。以下同様。）によって制
御されつつ、端子９に与えられた入力データＴＸを受け
る。入力データＴＸを受けた出力制御回路３は、ドライ
バ回路２を駆動し、入力データＴＸに応じた信号が端子
１３，１４を介してバスＢＵＳ＋，ＢＵＳ−に伝達され
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】ＤフリップフロップＤＰ，ＤＭのそれぞれ
の出力は、フリップフロップＴＰ２，ＴＭ２の出力をラ
ッチして反転させた信号ＤＰＱ＊，ＤＭＱ＊であり、こ
れらは入力セレクト回路６に伝達される。
の出力は、フリップフロップＴＰ２，ＴＭ２の出力をラ
ッチして反転させた信号ＤＰＱ＊，ＤＭＱ＊であり、こ
れらは入力セレクト回路６に伝達される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】エラー信号ＥＲＲが一旦“Ｌ”として出力
されたあと、バスＢＵＳ＋，ＢＵＳ−の異常が回復して
これらに正常なデータが与えられた場合、差動出力ＶＯ
は固定状態から脱する。よってリセット信号ＲＳＴ＊が
異常検出回路５のフリップフロップＴＰ１，ＴＰ２，Ｄ
Ｐ，ＴＭ１，ＴＭ２，ＤＭのリセット端子Ｒ＊に与えら
れる。つまり信号ＶＯの最初の立上がりでリセット信号
ＲＳＴ＊が出力され、異常検出回路５のフリップフロッ
プは全部リセットされる。よってエラー信号ＥＲＲも
“Ｈ”となる。
されたあと、バスＢＵＳ＋，ＢＵＳ−の異常が回復して
これらに正常なデータが与えられた場合、差動出力ＶＯ
は固定状態から脱する。よってリセット信号ＲＳＴ＊が
異常検出回路５のフリップフロップＴＰ１，ＴＰ２，Ｄ
Ｐ，ＴＭ１，ＴＭ２，ＤＭのリセット端子Ｒ＊に与えら
れる。つまり信号ＶＯの最初の立上がりでリセット信号
ＲＳＴ＊が出力され、異常検出回路５のフリップフロッ
プは全部リセットされる。よってエラー信号ＥＲＲも
“Ｈ”となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】（Ａ−２）具体的構成：図４は、上記実施
例の出力制御回路３０、ドライバ回路２１，２２の具体
的構成を示す回路図である。出力制御回路３０は、端子
９から与えられる入力データと、スタンバイ制御回路７
から与えられるスタンバイ信号ＳＴＢ＊との論理積をと
って出力するＡＮＤゲートＧ１を備える。このため、ス
タンバイ信号ＳＴＢ＊によってもドライバ回路２１，２
２をオフすることが可能となっている。
例の出力制御回路３０、ドライバ回路２１，２２の具体
的構成を示す回路図である。出力制御回路３０は、端子
９から与えられる入力データと、スタンバイ制御回路７
から与えられるスタンバイ信号ＳＴＢ＊との論理積をと
って出力するＡＮＤゲートＧ１を備える。このため、ス
タンバイ信号ＳＴＢ＊によってもドライバ回路２１，２
２をオフすることが可能となっている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】また、出力制御回路３０は、ＮＡＮＤゲー
トＧ３１，Ｇ３２をも備えている。ゲートＧ３１はゲー
トＧ１の出力と、ＤフリップフロップＦ１１の出力端Ｑ
に与えられる信号の論理積を反転して信号ＴＸＰを出力
する。また、ゲートＧ３２はゲートＧ１の出力と、Ｄフ
リップフロップＦ１２の出力端Ｑに与えられる信号の論
理積を反転して信号ＴＸＮを出力する。
トＧ３１，Ｇ３２をも備えている。ゲートＧ３１はゲー
トＧ１の出力と、ＤフリップフロップＦ１１の出力端Ｑ
に与えられる信号の論理積を反転して信号ＴＸＰを出力
する。また、ゲートＧ３２はゲートＧ１の出力と、Ｄフ
リップフロップＦ１２の出力端Ｑに与えられる信号の論
理積を反転して信号ＴＸＮを出力する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】バスＢＵＳ＋，ＢＵＳ−のいずれも正常に
動作している場合、出力制御回路３０は、端子９から入
力された入力データＴＸに従って、ドライバ回路２１，
２２を各々駆動する。このため、入力データＴＸに応じ
た電位が端子１３，１４に与えられる。バスＢＵＳ＋は
電位ＶＳへとプルダウンされ、バスＢＵＳ−は電位ＶＤ
へとプルアップされて使用されるため、バスＢＵＳ＋に
は入力データＴＸと同相の、バスＢＵＳ−には逆相の信
号がそれぞれ出力される。
動作している場合、出力制御回路３０は、端子９から入
力された入力データＴＸに従って、ドライバ回路２１，
２２を各々駆動する。このため、入力データＴＸに応じ
た電位が端子１３，１４に与えられる。バスＢＵＳ＋は
電位ＶＳへとプルダウンされ、バスＢＵＳ−は電位ＶＤ
へとプルアップされて使用されるため、バスＢＵＳ＋に
は入力データＴＸと同相の、バスＢＵＳ−には逆相の信
号がそれぞれ出力される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】（Ｄ−１）第１の具体的構成：図１１は第
４実施例にかかるトランシーバ装置１０３の構成を示す
ブロック図である。図４０に示された従来のトランシー
バ装置１と比較してタイマ１５が付加され、出力制御回
路３が出力制御回路３１に、リセット回路８がリセット
回路８０に、それぞれ置換された構成となっている。タ
イマ１５は異常検出回路５、出力制御回路３１に接続さ
れている。ドライバ回路２は、信号ＴＸＮ，ＴＸＰを入
力し、端子１３，１４を介してバスＢＵＳ＋，ＢＵＳ−
の駆動を行う。但し、信号ＴＸＮ，ＴＸＰはここでは同
一信号である。
４実施例にかかるトランシーバ装置１０３の構成を示す
ブロック図である。図４０に示された従来のトランシー
バ装置１と比較してタイマ１５が付加され、出力制御回
路３が出力制御回路３１に、リセット回路８がリセット
回路８０に、それぞれ置換された構成となっている。タ
イマ１５は異常検出回路５、出力制御回路３１に接続さ
れている。ドライバ回路２は、信号ＴＸＮ，ＴＸＰを入
力し、端子１３，１４を介してバスＢＵＳ＋，ＢＵＳ−
の駆動を行う。但し、信号ＴＸＮ，ＴＸＰはここでは同
一信号である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正内容】
【００８６】バスに異常が発生した場合の動作は従来と
同じである。即ち出力制御回路３１で制御されるドライ
バ回路２は、２つのバスＢＵＳ＋，ＢＵＳ−両方の駆動
を停止する。
同じである。即ち出力制御回路３１で制御されるドライ
バ回路２は、２つのバスＢＵＳ＋，ＢＵＳ−両方の駆動
を停止する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正内容】
【００８７】このとき異常検出回路５が出力するエラー
信号ＥＲＲはタイマ１５に与えられる。そして出力制御
回路３１は、エラー信号ＥＲＲをトリガとしてタイマ１
５が制御する、ある一定期間後にドライバ回路２による
２つのバスＢＵＳ＋，ＢＵＳ−の駆動の停止を一時的に
解除する。この解除期間を比較的短く設定すれば、バス
における異常が回復していない場合であっても、ドライ
バ回路２に過大な電流が流れることによるダメージも比
較的低く抑えることができる。
信号ＥＲＲはタイマ１５に与えられる。そして出力制御
回路３１は、エラー信号ＥＲＲをトリガとしてタイマ１
５が制御する、ある一定期間後にドライバ回路２による
２つのバスＢＵＳ＋，ＢＵＳ−の駆動の停止を一時的に
解除する。この解除期間を比較的短く設定すれば、バス
における異常が回復していない場合であっても、ドライ
バ回路２に過大な電流が流れることによるダメージも比
較的低く抑えることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】図１３はＢＵＳ−が電位ＶＤに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”とな
る。よってリセット信号ＲＳＴ＊が非活性化され、異常
検出回路５において所定数の信号ＶＰをカウントしてエ
ラー信号ＥＲＲが活性化される。よってゲートＧ３１１
は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、ＬＡ
Ｎ伝送路３００にはデータが出力されない。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”とな
る。よってリセット信号ＲＳＴ＊が非活性化され、異常
検出回路５において所定数の信号ＶＰをカウントしてエ
ラー信号ＥＲＲが活性化される。よってゲートＧ３１１
は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、ＬＡ
Ｎ伝送路３００にはデータが出力されない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正内容】
【００９８】図１４はＢＵＳ−が電位ＶＳに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”とな
る。よってリセット信号ＲＳＴ＊が非活性化され、異常
検出回路５において所定数の信号ＶＰをカウントしてエ
ラー信号ＥＲＲが活性化される。よってゲートＧ３１１
は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、ＬＡ
Ｎ伝送路３００にはデータが出力されない。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”とな
る。よってリセット信号ＲＳＴ＊が非活性化され、異常
検出回路５において所定数の信号ＶＰをカウントしてエ
ラー信号ＥＲＲが活性化される。よってゲートＧ３１１
は閉じ、信号ＴＸＰ（ＴＸＮ）は“Ｌ”となって、ＬＡ
Ｎ伝送路３００にはデータが出力されない。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正内容】
【０１０９】バスＢＵＳ−に異常が発生した場合、異常
検出回路５からの信号ＤＰＱ＊により、出力制御回路３
２はドライバ回路２２の駆動を停止する。一方、タイマ
１６が信号ＤＰＱ＊をトリガとして動作する。そして第
２の具体的構成において示されたタイマ１５と同様にし
て、一定期間経過後にドライバ回路２２を一時的に駆動
させる。これにより、バス入力回路４に与えられた出力
データが正常であれば、リセット回路８４が出力するリ
セット信号ＲＭ＊によって異常検出回路５の信号ＤＰＱ
＊は非活性化し、出力制御回路３２を介してドライバ回
路２２はその駆動が回復する。
検出回路５からの信号ＤＰＱ＊により、出力制御回路３
２はドライバ回路２２の駆動を停止する。一方、タイマ
１６が信号ＤＰＱ＊をトリガとして動作する。そして第
２の具体的構成において示されたタイマ１５と同様にし
て、一定期間経過後にドライバ回路２２を一時的に駆動
させる。これにより、バス入力回路４に与えられた出力
データが正常であれば、リセット回路８４が出力するリ
セット信号ＲＭ＊によって異常検出回路５の信号ＤＰＱ
＊は非活性化し、出力制御回路３２を介してドライバ回
路２２はその駆動が回復する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正内容】
【０１１１】図１７はタイマ１６，１７、出力制御回路
３２及びリセット回路８４の内部構成並びにこれら同士
若しくはこれらと異常検出回路５との接続関係を示した
回路図である。エラー回路８４はエラー回路８０に相当
する構成を３組備えている。そしてエラー回路８０と同
様にして信号ＶＯを受けてリセット信号ＲＳＴ＊を出力
する。しかしこれのみならず、信号ＶＰ，ＶＭを受け
て、それぞれに対応してリセット信号ＲＰ＊，ＲＭ＊を
出力する。異常検出回路５は、そのリセット端子Ｒ＊に
リセット信号ＲＳＴ＊を受け、第２実施例で示されたよ
うに、信号ＤＰＱ＊，ＤＭＱ＊を出力する。
３２及びリセット回路８４の内部構成並びにこれら同士
若しくはこれらと異常検出回路５との接続関係を示した
回路図である。エラー回路８４はエラー回路８０に相当
する構成を３組備えている。そしてエラー回路８０と同
様にして信号ＶＯを受けてリセット信号ＲＳＴ＊を出力
する。しかしこれのみならず、信号ＶＰ，ＶＭを受け
て、それぞれに対応してリセット信号ＲＰ＊，ＲＭ＊を
出力する。異常検出回路５は、そのリセット端子Ｒ＊に
リセット信号ＲＳＴ＊を受け、第２実施例で示されたよ
うに、信号ＤＰＱ＊，ＤＭＱ＊を出力する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正内容】
【０１１５】図１８はＢＵＳ−が電位ＶＤに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”とな
る。よってリセット信号ＲＳＴ＊が非活性化され、異常
検出回路５において所定数の信号ＶＰをカウントして信
号ＤＰＱ＊が活性化される（“Ｌ”となる）。よってゲ
ートＧ３２２の出力は“Ｌ”となる。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｌ”とな
る。よってリセット信号ＲＳＴ＊が非活性化され、異常
検出回路５において所定数の信号ＶＰをカウントして信
号ＤＰＱ＊が活性化される（“Ｌ”となる）。よってゲ
ートＧ３２２の出力は“Ｌ”となる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正内容】
【０１１９】図１９はＢＵＳ−が電位ＶＳに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”とな
る。その他の動作は図１８に示されたものと同一であ
る。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯはいずれも“Ｈ”とな
る。その他の動作は図１８に示されたものと同一であ
る。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正内容】
【０１３２】出力制御回路３４はＡＮＤゲートＧ３４
１，Ｇ３４４、ＯＲゲートＧ３４２，Ｇ３４５，ＮＡＮ
ＤゲートＧ３４３，Ｇ３４６を備えている。ゲートＧ３
４１には２つの信号ＱＰ１，ＱＰ２が、ゲートＧ３４２
にはゲートＧ３４１の出力及び信号ＤＰＱ＊が、ゲート
Ｇ３４３にはゲートＧ３４２の出力及び入力データＴＸ
が、それぞれ入力される。そしてゲートＧ３４３からは
信号ＴＸＮが出力され、ドライバ回路２４（特にその中
のドライバ２２に）伝達される。同様にしてゲートＧ３
４４には２つの信号ＱＭ１，ＱＭ２が、ゲートＧ３４５
にはゲートＧ３４４の出力及び信号ＤＭＱ＊が、ゲート
Ｇ３４６にはゲートＧ３４５の出力及び入力データＴＸ
が、それぞれ入力される。そしてゲートＧ３４６からは
信号ＴＸＰが出力され、ドライバ回路２４（特にその中
のドライバ２１に）伝達される。
１，Ｇ３４４、ＯＲゲートＧ３４２，Ｇ３４５，ＮＡＮ
ＤゲートＧ３４３，Ｇ３４６を備えている。ゲートＧ３
４１には２つの信号ＱＰ１，ＱＰ２が、ゲートＧ３４２
にはゲートＧ３４１の出力及び信号ＤＰＱ＊が、ゲート
Ｇ３４３にはゲートＧ３４２の出力及び入力データＴＸ
が、それぞれ入力される。そしてゲートＧ３４３からは
信号ＴＸＮが出力され、ドライバ回路２４（特にその中
のドライバ２２に）伝達される。同様にしてゲートＧ３
４４には２つの信号ＱＭ１，ＱＭ２が、ゲートＧ３４５
にはゲートＧ３４４の出力及び信号ＤＭＱ＊が、ゲート
Ｇ３４６にはゲートＧ３４５の出力及び入力データＴＸ
が、それぞれ入力される。そしてゲートＧ３４６からは
信号ＴＸＰが出力され、ドライバ回路２４（特にその中
のドライバ２１に）伝達される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正内容】
【０１３３】図２３はＢＵＳ−が電位ＶＤに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、リセット信号ＲＳＴ＊が活性化されな
くなって信号ＶＰがカウントされるので信号ＱＰ１，Ｑ
Ｐ２，ＤＰＱ＊の各波形は図２３に示されるようにな
る。出力制御回路３４は信号ＱＰ１，ＱＰ２をデコード
して入力データＴＸの４倍の周期で信号ＴＸＮを活性化
させる。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、リセット信号ＲＳＴ＊が活性化されな
くなって信号ＶＰがカウントされるので信号ＱＰ１，Ｑ
Ｐ２，ＤＰＱ＊の各波形は図２３に示されるようにな
る。出力制御回路３４は信号ＱＰ１，ＱＰ２をデコード
して入力データＴＸの４倍の周期で信号ＴＸＮを活性化
させる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正内容】
【０１３５】図２４はＢＵＳ−が電位ＶＳに短絡した場
合の動作を示すタイミングーチャートである。図２３と
同様にして、回復前には信号ＴＸＮが（入力データＴＸ
の変化に対応して）周期的に活性化され、回復後には自
動的に２線式の通信が復帰される。
合の動作を示すタイミングーチャートである。図２３と
同様にして、回復前には信号ＴＸＮが（入力データＴＸ
の変化に対応して）周期的に活性化され、回復後には自
動的に２線式の通信が復帰される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正内容】
【０１４１】図２６はＢＵＳ−が電位ＶＤに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＰがカウントされるので信号Ｑ
Ｐ１，ＱＰ２，ＱＰ３＊，ＤＰＱ＊及びゲートＧ３６４
の出力（ＱＰ１・ＱＰ２・ＱＰ３＊）の各波形は図２６
に示されるようになる。即ち出力制御回路３６は入力デ
ータＴＸの８倍の周期で信号ＴＸＮを活性化させる。よ
って、ＢＵＳ−の故障時に強制的にドライバ回路を駆動
する場合に流れる過大な電流を防ぐことが可能となる。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＰがカウントされるので信号Ｑ
Ｐ１，ＱＰ２，ＱＰ３＊，ＤＰＱ＊及びゲートＧ３６４
の出力（ＱＰ１・ＱＰ２・ＱＰ３＊）の各波形は図２６
に示されるようになる。即ち出力制御回路３６は入力デ
ータＴＸの８倍の周期で信号ＴＸＮを活性化させる。よ
って、ＢＵＳ−の故障時に強制的にドライバ回路を駆動
する場合に流れる過大な電流を防ぐことが可能となる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正内容】
【０１４２】図２７はＢＵＳ−が電位ＶＳに短絡した場
合の動作を示すタイミングーチャートである。図２６と
同様にして、回復前には信号ＴＸＮが（入力データＴＸ
の変化に対応して）周期的に活性化され、回復後には自
動的に２線式の通信が復帰される。
合の動作を示すタイミングーチャートである。図２６と
同様にして、回復前には信号ＴＸＮが（入力データＴＸ
の変化に対応して）周期的に活性化され、回復後には自
動的に２線式の通信が復帰される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正内容】
【０１４６】図２９はＢＵＳ−が電位ＶＤに短絡した場
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯは“Ｌ”になり、リセ
ット信号ＲＳＴ＊が活性化されなくなって信号ＶＰのカ
ウントが開始される。出力制御回路３５は、出力制御回
路３４とは異なり、信号ＶＭを一定数（ここでは４つ）
を計数した後、信号ＴＸＮを入力データＴＸに応じて２
回活性化させる。
合の動作を示すタイミングチャートである。かかる故障
が発生した場合、信号ＶＭ，ＶＯは“Ｌ”になり、リセ
ット信号ＲＳＴ＊が活性化されなくなって信号ＶＰのカ
ウントが開始される。出力制御回路３５は、出力制御回
路３４とは異なり、信号ＶＭを一定数（ここでは４つ）
を計数した後、信号ＴＸＮを入力データＴＸに応じて２
回活性化させる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正内容】
【０１４９】図３０は、ＢＵＳ−が電位ＶＳに短絡した
場合の動作を示すタイミングーチャートである。図２６
と同様にして、バスの回復の確認をより確実に行なうこ
とが可能となる。
場合の動作を示すタイミングーチャートである。図２６
と同様にして、バスの回復の確認をより確実に行なうこ
とが可能となる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正内容】
【０１５９】図３１に示された異常検出回路５４におけ
る、フリップフロップＦ３の入力端Ｄに電位ＶＤを与
え、ワンショットモノマルチＭ１の代わりにフィルタＦ
Ｌを設け、フリップフロップＦ４を削除した構成を有し
ている。
る、フリップフロップＦ３の入力端Ｄに電位ＶＤを与
え、ワンショットモノマルチＭ１の代わりにフィルタＦ
Ｌを設け、フリップフロップＦ４を削除した構成を有し
ている。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正内容】
【０１７０】異常検出回路５７はインバータＩ５，Ｉ
６、ＯＲゲートＧ７，Ｇ８，Ｇ９、ワンショットモノマ
ルチＭ３，Ｍ４，Ｍ５，Ｍ６から構成される。
６、ＯＲゲートＧ７，Ｇ８，Ｇ９、ワンショットモノマ
ルチＭ３，Ｍ４，Ｍ５，Ｍ６から構成される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正内容】
【０１７７】この発明の第２及び第３の態様では、回復
した伝送路においてデータが存在しなくなることが回避
され、伝送路が異常から回復したことが検出される。そ
してドライバ回路の駆動を再開することができる。
した伝送路においてデータが存在しなくなることが回避
され、伝送路が異常から回復したことが検出される。そ
してドライバ回路の駆動を再開することができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１７８
【補正方法】変更
【補正内容】
【０１７８】この発明の第４及び第５の態様では、伝送
路の異常を早期に検出することができるので、信頼性を
高めることができる。
路の異常を早期に検出することができるので、信頼性を
高めることができる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】図２７
【補正方法】変更
【補正内容】
【図２７】この発明の第５実施例の第２の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】図３０
【補正方法】変更
【補正内容】
【図３０】この発明の第５実施例の第３の具体的構成の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正内容】
【図３３】
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図３６
【補正方法】変更
【補正内容】
【図３６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 9/00 ３１１ Ｋ 7170−5Ｋ (72)発明者 尾野 幸男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (13)
- 【請求項１】 相互に逆相の信号である第１及び第２の
信号がそれぞれ伝達する第１及び第２の伝送路に接続さ
れる２線式入出力装置であって、 （ａ）前記第１及び第２の伝送路にそれぞれ前記第１及
び第２の信号を与える第１及び第２のドライバ回路と、 （ｂ）前記第１及び第２の信号を受け、前記第１の信号
と所定の電位とを比較した第１の比較信号と、前記第２
の信号と前記所定の電位とを比較した第２の比較信号
と、前記第１の信号と前記第２の信号とを比較した第３
の比較信号と、を生成する入力回路と、 （ｃ）前記第３の比較信号を受けて、前記第１及び第２
の伝送路が正常な場合に活性化されるリセット信号を生
成するリセット回路と、 （ｄ）前記第１及び第２の比較信号及び前記リセット信
号を受け、前記第１及び第２の伝送路のいずれか一方に
異常が生じた場合にそれぞれ活性化される第１及び第２
のエラー信号を生成する異常検出回路と、 （ｅ）前記第１及び第２の信号の基礎となる入力データ
と、前記第１及び第２のエラー信号とを受け、前記第１
及び第２のエラー信号のいずれか一方が活性化している
場合にはそれぞれ第１及び第２のドライバ回路の駆動を
停止し、前記第１及び第２のエラー信号が非活性化して
いる場合には、前記入力データに従って前記第１及び第
２のドライバ回路を駆動させる出力制御回路と、 を備える２線式入出力装置。 - 【請求項２】 前記リセット回路は、 （ｃ−１）前記第３の比較信号と無関係な補助リセット
信号をも更に生成し、 前記異常検出回路は、 （ｄ−１）前記第１の比較信号をカウントし、前記リセ
ット信号によってリセットされる第１のカウンタと、 （ｄ−２）前記第１のカウンタの出力をトリガとして入
力し、前記補助リセット信号によってリセットされる第
１のＤフリップフロップと、 （ｄ−３）前記第２の比較信号をカウントし、前記リセ
ット信号によってリセットされる第２のカウンタと、 （ｄ−４）前記第２のカウンタの出力をトリガとして入
力し、前記補助リセット信号によってリセットされる第
２のＤフリップフロップと、 を備える、請求項１記載の２線式入出力装置。 - 【請求項３】 前記リセット回路は、 （ｃ−２）電源のリセットで動作し、前記補助リセット
信号を生成する電源リセット回路を備える、請求項２記
載の２線式入出力装置。 - 【請求項４】 前記リセット回路は、 （ｃ−３）前記リセット回路の外部から与えられる外部
リセット信号及び前記電源リセット回路の出力の論理積
をとって前記補助リセット信号を生成するリセット用ゲ
ートを更に備える、請求項３記載の２線式入出力装置。 - 【請求項５】 前記異常検出回路は、 （ｄ−５）前記第１及び第２のエラー信号の論理和をと
って第３のエラー信号を生成するエラー信号用ゲート
と、 （ｄ−６）前記第３のエラー信号をラッチし、第４のエ
ラー信号を生成するラッチ回路と、 を備える、請求項１記載の２線式入出力装置。 - 【請求項６】 相互に逆相の信号である第１及び第２の
信号がそれぞれ伝達する第１及び第２の伝送路に接続さ
れる２線式入出力装置であって、 （ａ）前記第１及び第２の伝送路にそれぞれ前記第１及
び第２の信号を与えるドライバ回路と、 （ｂ）前記第１及び第２の信号を受け、前記第１の信号
と所定の電位とを比較した第１の比較信号と、前記第２
の信号と前記所定の電位とを比較した第２の比較信号
と、前記第１の信号と前記第２の信号とを比較した第３
の比較信号と、を生成する入力回路と、 （ｃ）前記第３の比較信号を受けて、前記第１及び第２
の伝送路が正常な場合に活性化されるリセット信号を生
成するリセット回路と、 （ｄ）前記第１及び第２の比較信号及び前記リセット信
号を受け、前記第１及び第２の伝送路のいずれか一方に
異常が生じた場合にそれぞれ活性化されるエラー信号を
生成する異常検出回路と、 （ｅ）前記第１及び第２の信号の基礎となる入力データ
と、前記エラー信号とを受け、前記エラー信号が活性化
している場合には原則的に前記ドライバ回路の駆動を停
止し、前記エラー信号が非活性化している場合には、前
記入力データに従って前記ドライバ回路を駆動させる出
力制御回路と、 （ｆ）前記エラー信号を受け、その活性化によって始動
し、一定期間後に、前記エラー信号が活性化している場
合でも例外的に前記出力制御回路をして前記ドライバ回
路を駆動させる臨時駆動信号を前記出力制御回路に与え
るタイマと、 を備える２線式入出力装置。 - 【請求項７】 前記エラー信号は単一であり、 前記タイマは単一であり、 前記臨時駆動信号は単一である、請求項６記載の２線式
入出力装置。 - 【請求項８】 前記エラー信号は一対を成し、 前記タイマは一対を成し、一対の前記臨時駆動信号を前
記出力制御回路に与え、 前記リセット回路は更に第１及び第２の比較信号を受
け、それぞれを基礎として、一対の前記エラー信号と共
に一対の前記タイマをリセットする、第１及び第２の補
助リセット信号を出力する、請求項６記載の２線式入出
力装置。 - 【請求項９】 前記エラー信号は一対を成し、 前記タイマは三幅対を成し、三幅対の前記臨時駆動信号
を前記出力制御回路に与え、 前記リセット回路は更に第１及び第２の比較信号を受
け、それぞれを基礎として、一対の前記エラー信号と共
に三幅対の前記タイマをリセットする、第１及び第２の
補助リセット信号を出力する、請求項６記載の２線式入
出力装置。 - 【請求項１０】 相互に逆相の信号である第１及び第２
の信号がそれぞれ伝達する第１及び第２の伝送路に接続
される２線式入出力装置であって、 （ａ）前記第１及び第２の伝送路にそれぞれ前記第１及
び第２の信号を与える第１及び第２のドライバ回路と、 （ｂ）前記第１及び第２の信号を受け、前記第１の信号
と所定の電位とを比較した第１の比較信号と、前記第２
の信号と前記所定の電位とを比較した第２の比較信号
と、前記第１の信号と前記第２の信号とを比較した第３
の比較信号と、を生成する入力回路と、 （ｃ）前記第３の比較信号を受けて、前記第１及び第２
の伝送路が正常な場合に活性化されるリセット信号を生
成するリセット回路と、 （ｄ）（ｄ−１）前記リセット信号によってリセットさ
れ、前記第２の比較信号をカウントして第１のカウント
出力を出力する第１のカウンタと、 （ｄ−２）前記第１のカウント出力をトリガとして入力
し、前記リセット信号によってリセットされ、前記第１
の伝送路に異常が生じた場合に活性化される第１のエラ
ー信号を生成する第１のＤフリップフロップと、 （ｄ−３）前記リセット信号によってリセットされ、前
記第１の比較信号をカウントして第２のカウント出力を
出力する第２のカウンタと、 （ｄ−４）前記第２のカウント出力をトリガとして入力
し、前記リセット信号によってリセットされ、前記第２
の伝送路に異常が生じた場合に活性化される第２のエラ
ー信号を生成する第２のＤフリップフロップと、 を有する異常検出回路と、 （ｅ）（ｅ−１）前記第１及び第２の信号の基礎となる
入力データと、前記第１及び第２のエラー信号とを受
け、 （ｅ−２）前記第１及び第２のエラー信号が非活性化し
ている場合には、前記入力データに従って前記ドライバ
回路を駆動させ、 （ｅ−３）前記第１及び第２のエラー信号のいずれかが
活性化している場合には、原則的にそれぞれ前記第１及
び第２のドライバ回路の駆動を停止し、前記第１のカウ
ント出力及び前記第２のカウント出力がそれぞれ所定の
値となった場合には、例外的にそれぞれ前記第１及び第
２のドライバ回路を駆動させる出力制御回路と、 を備える２線式入出力装置。 - 【請求項１１】 前記異常検出回路は、 （ｄ−５）前記第１及び第２のエラー信号の論理和をと
って第３のエラー信号を生成するエラー信号用ゲートを
更に備え、 前記リセット回路は前記第３のエラー信号を更に受け、 （ｃ−１）第３の比較信号をトリガとしてカウントし、
前記第３のエラー信号によってリセットされるリセット
用カウンタを備える、請求項１０記載の２線式入出力装
置。 - 【請求項１２】 相互に逆相の信号である第１及び第２
の信号がそれぞれ伝達する第１及び第２の伝送路に接続
される２線式入出力装置であって、 （ａ）前記第１及び第２の伝送路にそれぞれ前記第１及
び第２の信号を与えるドライバ回路と、 （ｂ）前記第１及び第２の信号を受け、前記第１及び第
２の信号が正常か否かをそれぞれ示す第１及び第２の参
照信号を生成する入力回路と、 （ｃ）前記第１及び第２の参照信号を受け、前記第１及
び第２の伝送路のいずれか一方に異常が生じた場合に活
性化されるエラー信号を生成する異常検出回路と、 （ｄ）前記第１及び第２の信号の基礎となる入力データ
と、前記エラー信号とを受け、前記エラー信号が活性化
している場合には前記ドライバ回路の駆動を停止し、前
記エラー信号が非活性化している場合には、前記入力デ
ータに従って前記ドライバ回路を駆動させる出力制御回
路と、 を備え、 前記異常検出回路は、 （ｃ−１）前記第１及び第２の参照信号が一致しない場
合に活性化される一致検出信号を生成する一致検出回路
と、 （ｃ−２）前記一致検出信号を保持して前記エラー信号
を生成する一致検出保持回路と、 を有する、２線式入出力装置。 - 【請求項１３】 相互に逆相の信号である第１及び第２
の信号がそれぞれ伝達する第１及び第２の伝送路に接続
される２線式入出力装置であって、 （ａ）前記第１及び第２の伝送路にそれぞれ前記第１及
び第２の信号を与えるドライバ回路と、 （ｂ）前記第１及び第２の信号を受け、前記第１及び第
２の信号が正常か否かをそれぞれ示す第１及び第２の参
照信号を生成する入力回路と、 （ｃ）前記第１及び第２の参照信号を受け、前記第１及
び第２の伝送路のいずれか一方に異常が生じた場合に活
性化されるエラー信号を生成する異常検出回路と、 （ｄ）前記第１及び第２の信号の基礎となる入力データ
と、前記エラー信号とを受け、前記エラー信号が活性化
している場合には前記ドライバ回路の駆動を停止し、前
記エラー信号が非活性化している場合には、前記入力デ
ータに従って前記ドライバ回路を駆動させる出力制御回
路と、 を備え、 前記異常検出回路は、 （ｃ−１）前記第１の参照信号をトリガとして入力し、
パルス状の信号を出力する第１のワンショットマルチ
と、 （ｃ−２）前記第１の参照信号を反転した信号をトリガ
として入力し、パルス状の信号を出力する第２のワンシ
ョットマルチと、 （ｃ−３）前記第２の参照信号をトリガとして入力し、
パルス状の信号を出力する第３のワンショットマルチ
と、 （ｃ−４）前記第２の参照信号を反転した信号をトリガ
として入力し、パルス状の信号を出力する第４のワンシ
ョットマルチと、 （ｃ−５）前記第１乃至第４のワンショットマルチの出
力の論理和をとって前記エラー信号を生成する異常検出
用ゲートと、 を有する、２線式入出力装置。
Priority Applications (4)
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|---|---|---|---|
| JP5076842A JP2799278B2 (ja) | 1992-12-25 | 1993-04-02 | ２線式入出力装置 |
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- 1993-12-20 FR FR9315303A patent/FR2700431B1/fr not_active Expired - Fee Related
- 1993-12-23 DE DE4344238A patent/DE4344238C2/de not_active Expired - Fee Related
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| FR2700431B1 (fr) | 1995-07-28 |
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