JPH0624908Y2 - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
- Publication number
- JPH0624908Y2 JPH0624908Y2 JP1984080582U JP8058284U JPH0624908Y2 JP H0624908 Y2 JPH0624908 Y2 JP H0624908Y2 JP 1984080582 U JP1984080582 U JP 1984080582U JP 8058284 U JP8058284 U JP 8058284U JP H0624908 Y2 JPH0624908 Y2 JP H0624908Y2
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- JP
- Japan
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- data transfer
- host
- control device
- semiconductor disk
- disk device
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- Information Transfer Systems (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は複数の中央処理装置等の上位装置によって共用
され，これらの上位装置と半導体記憶装置との間におけ
るデータ転送のための制御をおこなうデータ転送制御装
置に関する。
され，これらの上位装置と半導体記憶装置との間におけ
るデータ転送のための制御をおこなうデータ転送制御装
置に関する。
これまでの磁気ディスク装置に代わって，近時半導体記
憶装置が直接アクセス記憶装置として用いられるように
なり，その結果，上位装置とこれらの直接アクセス記憶
装置との間におけるデータ転送速度が飛躍的に向上し，
たとえば３メガバイト／秒の能力を有するものが実用に
供されるようになった。
憶装置が直接アクセス記憶装置として用いられるように
なり，その結果，上位装置とこれらの直接アクセス記憶
装置との間におけるデータ転送速度が飛躍的に向上し，
たとえば３メガバイト／秒の能力を有するものが実用に
供されるようになった。
一方，これらの直接アクセス記憶装置は，たとえば時分
割等によって，複数の上位装置によって共用されること
が多いのであるが，このような場合，上位装置にはデー
タ転送速度の異なるものが混在することが少なくなく，
時には、データ転送速度が直接アクセス記憶装置のそれ
よりも低い旧機種の上位装置が含まれる場合がある。
割等によって，複数の上位装置によって共用されること
が多いのであるが，このような場合，上位装置にはデー
タ転送速度の異なるものが混在することが少なくなく，
時には、データ転送速度が直接アクセス記憶装置のそれ
よりも低い旧機種の上位装置が含まれる場合がある。
このような場合，上位装置のデータ転送能力の如何にか
かわらず，直接アクセス記憶装置との間において，誤り
なくデータの転送がなされなければならない。
かわらず，直接アクセス記憶装置との間において，誤り
なくデータの転送がなされなければならない。
第２図はデータ転送制御装置の従来例の説明図であり，
1a・1b・1cよび1dは，それぞれ，データ転送能力が３メ
ガバイト／秒・2.5メガバイト／秒・２メガバイト／秒
および1.5Ｍメガバイト／秒の上位装置，２は４台の上
位装置1a・1b・1cおよび1dによって共用され，後記直接
アクセス記憶装置３との間におけるデータ転送のための
制御をおこなうデータ転送制御装置である。
1a・1b・1cよび1dは，それぞれ，データ転送能力が３メ
ガバイト／秒・2.5メガバイト／秒・２メガバイト／秒
および1.5Ｍメガバイト／秒の上位装置，２は４台の上
位装置1a・1b・1cおよび1dによって共用され，後記直接
アクセス記憶装置３との間におけるデータ転送のための
制御をおこなうデータ転送制御装置である。
また，３は半導体記憶素子によって構成され，データ転
送能力が３メガバイト／秒の直接アクセス記憶装置(DAS
D)である。
送能力が３メガバイト／秒の直接アクセス記憶装置(DAS
D)である。
データ転送制御装置２にはバッフア21が設けられてお
り，上位装置1a・1b・1cまたは1dと直接アクセス機構装
置３との間のデータ転送はすべてバッファ21を介してお
こなわれる。
り，上位装置1a・1b・1cまたは1dと直接アクセス機構装
置３との間のデータ転送はすべてバッファ21を介してお
こなわれる。
前述のように，従来のデータ転送制御装置では上位装置
と直接アクセス記憶装置との間のデータ転送は，バッフ
ァを介しておこなわれるのであるが，たとえばデータ転
送に伴う誤り制御を確実におこなうためには，上位装置
とデータ転送制御装置との間におけるデータ転送と，デ
ータ転送制御装置と直接アクセス記憶装置との間におけ
るデータ転送が独立しておこなわれることは許されず，
したがって制御が非常に複雑になり回路構成も複雑にな
るという問題点があった。
と直接アクセス記憶装置との間のデータ転送は，バッフ
ァを介しておこなわれるのであるが，たとえばデータ転
送に伴う誤り制御を確実におこなうためには，上位装置
とデータ転送制御装置との間におけるデータ転送と，デ
ータ転送制御装置と直接アクセス記憶装置との間におけ
るデータ転送が独立しておこなわれることは許されず，
したがって制御が非常に複雑になり回路構成も複雑にな
るという問題点があった。
本考案になるデータ転送制御装置は、複雑の上位装置と
半導体ディスク装置との間に設けられ、前記複数の上位
装置の中にいずれか一つから発せられる指令によって前
記半導体ディスク装置を制御し指令を発した上位装置と
半導体ディスク装置との間でデータ転送をおこなうため
の制御をおこなうデータ転送をおこなうための制御をお
こなうデータ転送制御装置において、前記複数の上位装
置の各々のデータ転送速度を設定する設定部と、前記指
令を発した上位装置のデータ転送速度を設定した上記設
定部を選択する選択部と、前記設定された設定部に設定
されたデータ転送速度に応じた前記半導体ディスク装置
用の制御クロック信号を発生するクロック信号発生部と
を設けることにより、前記問題点の解決を図ったもので
ある。
半導体ディスク装置との間に設けられ、前記複数の上位
装置の中にいずれか一つから発せられる指令によって前
記半導体ディスク装置を制御し指令を発した上位装置と
半導体ディスク装置との間でデータ転送をおこなうため
の制御をおこなうデータ転送をおこなうための制御をお
こなうデータ転送制御装置において、前記複数の上位装
置の各々のデータ転送速度を設定する設定部と、前記指
令を発した上位装置のデータ転送速度を設定した上記設
定部を選択する選択部と、前記設定された設定部に設定
されたデータ転送速度に応じた前記半導体ディスク装置
用の制御クロック信号を発生するクロック信号発生部と
を設けることにより、前記問題点の解決を図ったもので
ある。
すなわち，上位装置のデータ転送速度に応じた制御クロ
ック信号を用い，直接アクセス記憶装置の読取りおよび
書込みのサイクル時間を可変とすることによって，デー
タ転送速度の遅い旧機種の上位装置との間でも直接にデ
ータ転送をおこなうことができる。
ック信号を用い，直接アクセス記憶装置の読取りおよび
書込みのサイクル時間を可変とすることによって，デー
タ転送速度の遅い旧機種の上位装置との間でも直接にデ
ータ転送をおこなうことができる。
次に本考案の要旨を第１図に示す実施例によって具体的
に説明する。
に説明する。
第１図は本考案一実施例のデータ転送制御装置の構成を
示すブロック図であり，図において，22a・22b・22cお
よび22dは，それぞれ，接続される４台の上位装置１ａ
・１ｂ・１ｃおよび１ｄのデータ転送速度を設定する設
定部すなわちレジスタである。
示すブロック図であり，図において，22a・22b・22cお
よび22dは，それぞれ，接続される４台の上位装置１ａ
・１ｂ・１ｃおよび１ｄのデータ転送速度を設定する設
定部すなわちレジスタである。
23a・23b・23c・23dおよび24は，４台の上位装置１ａ・
１ｂ・１ｃおよび１ｄの何れかのデータ転送速度を選択
する選択部を構成し，23a・23b・23c・23dおよび24はAN
D回路，24はOR回路である。
１ｂ・１ｃおよび１ｄの何れかのデータ転送速度を選択
する選択部を構成し，23a・23b・23c・23dおよび24はAN
D回路，24はOR回路である。
次に25・26a・26b・26c・26dおよび27は選択されたデー
タ転送速度に応じた制御クロック信号を発生するクロッ
ク信号発生部を構成し，25はOR回路24の出力を復合する
復合器であり，26a・26b・26cおよび26dはAND回路，ま
た27はOR回路である。
タ転送速度に応じた制御クロック信号を発生するクロッ
ク信号発生部を構成し，25はOR回路24の出力を復合する
復合器であり，26a・26b・26cおよび26dはAND回路，ま
た27はOR回路である。
以上のような構成により，４台の上位装置１ａ・１ｂ・
１ｃまたは１ｄの何れかが発生する選択信号Ａ・Ｂ・Ｃ
またはＤによって，それぞれ，レジスタ22a・22b・22c
または22dに設定されている設定値が選択され，OR回路2
4から復号器25に与えられる。
１ｃまたは１ｄの何れかが発生する選択信号Ａ・Ｂ・Ｃ
またはＤによって，それぞれ，レジスタ22a・22b・22c
または22dに設定されている設定値が選択され，OR回路2
4から復号器25に与えられる。
復号器25は，OR回路24の出力を復号し，その内容によっ
てAND回路26a・26b・26cまたは26dの何れかに対し論理
信号“１”を送出する。
てAND回路26a・26b・26cまたは26dの何れかに対し論理
信号“１”を送出する。
一方，AND回路26a・26b・26cおよび26dの片方の入力端
子には，それぞれ，速度の異なるクロック信号CL1・CL2
・CL3およびCL4が接続されており，これらの中の何れか
一種類が復号器25の出力に応じてOR回路27から出力され
る。
子には，それぞれ，速度の異なるクロック信号CL1・CL2
・CL3およびCL4が接続されており，これらの中の何れか
一種類が復号器25の出力に応じてOR回路27から出力され
る。
その結果，直接アクセス記憶装置３はOR回路24から供給
されるクロック信号CL1・CL2・CL3またはCL4によって，
読取りおよび書込みのサイクル時間を切換える。
されるクロック信号CL1・CL2・CL3またはCL4によって，
読取りおよび書込みのサイクル時間を切換える。
以上，実施例によって説明したように，本考案によれ
ば，上位装置のデータ転送能力に応じて，半導体記憶装
置の読取りおよび書込みのサイクル時間を切り換えるこ
とができるので，比較的簡単な回路構成によって，デー
タ転送速度が直接アクセス記憶装置のそれよりも低い上
位装置との間におけるデータ転送の誤りを軽減すること
ができる。
ば，上位装置のデータ転送能力に応じて，半導体記憶装
置の読取りおよび書込みのサイクル時間を切り換えるこ
とができるので，比較的簡単な回路構成によって，デー
タ転送速度が直接アクセス記憶装置のそれよりも低い上
位装置との間におけるデータ転送の誤りを軽減すること
ができる。
第１図は本考案一実施例のブロック図， 第２図は従来例の説明図である。 図中， １ａ・１ｂ・１ｃおよび１ｄは上位装置， ３は直接アクセス記憶装置， 22a・22b・22cおよび22dはジスタ， 23b・23c・23dおよび24はAND回路， 24はOR回路，２５は復号器， 26a・26b・26cおよび26dはAND回路， 27はOR回路である。
Claims (1)
- 【請求項１】複数の上位装置と半導体ディスク装置との
間に設けられ、前記複数の上位装置の中にいずれか一つ
から発せられる指令によって前記半導体ディスク装置を
制御し指令を発した上位装置と半導体ディスク装置との
間でデータ転送をおこなうための制御をおこなうデータ
転送制御装置において、 前記複数の上位装置の各々のデータ転送速度を設定する
設定部と、前記指令を発した上位装置のデータ転送速度
を設定した上記設定部を選択する選択部と、前記設定さ
れた設定部に設定されたデータ転送速度に応じた前記半
導体ディスク装置用の制御クロック信号を発生するクロ
ック信号発生部とを設けたことを特徴とするデータ転送
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984080582U JPH0624908Y2 (ja) | 1984-05-31 | 1984-05-31 | デ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984080582U JPH0624908Y2 (ja) | 1984-05-31 | 1984-05-31 | デ−タ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60192041U JPS60192041U (ja) | 1985-12-20 |
| JPH0624908Y2 true JPH0624908Y2 (ja) | 1994-06-29 |
Family
ID=30626565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984080582U Expired - Lifetime JPH0624908Y2 (ja) | 1984-05-31 | 1984-05-31 | デ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624908Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529404Y2 (ja) * | 1972-05-04 | 1977-02-26 | ||
| JPS52109341A (en) * | 1976-03-11 | 1977-09-13 | Oki Electric Ind Co Ltd | Input output controlling device |
| JPS5714922A (en) * | 1980-07-02 | 1982-01-26 | Hitachi Ltd | Storage device |
-
1984
- 1984-05-31 JP JP1984080582U patent/JPH0624908Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60192041U (ja) | 1985-12-20 |
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