JPH0625089Y2 - イメージセンサ - Google Patents
イメージセンサInfo
- Publication number
- JPH0625089Y2 JPH0625089Y2 JP1988150254U JP15025488U JPH0625089Y2 JP H0625089 Y2 JPH0625089 Y2 JP H0625089Y2 JP 1988150254 U JP1988150254 U JP 1988150254U JP 15025488 U JP15025488 U JP 15025488U JP H0625089 Y2 JPH0625089 Y2 JP H0625089Y2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- fets
- switch
- same
- receiving element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、複数の受光素子を用いて、原稿を読み取るイ
メージセンサに関する。
メージセンサに関する。
（ロ）従来の技術 一般のイメージセンサ、特に密着型のイメージセンサに
於ては、原稿を光学的に読み取る複数の受光素子として
のホトダイオードアレイと、これらを駆動するためのド
ライバーＩＣより構成されている。この駆動用のＩＣは
ホトダイオードと１対１で接続され、順次シリアルにス
イッチングしていくアナログスイッチ、及びシフトレジ
スタ等からなる。通常、ＩＣの歩留まり等を考慮して、
６４チャネル若しくは１２８チャネルのＩＣを複数個用
いて、所望の長さの密着型のイメージセンサが構成され
る。
於ては、原稿を光学的に読み取る複数の受光素子として
のホトダイオードアレイと、これらを駆動するためのド
ライバーＩＣより構成されている。この駆動用のＩＣは
ホトダイオードと１対１で接続され、順次シリアルにス
イッチングしていくアナログスイッチ、及びシフトレジ
スタ等からなる。通常、ＩＣの歩留まり等を考慮して、
６４チャネル若しくは１２８チャネルのＩＣを複数個用
いて、所望の長さの密着型のイメージセンサが構成され
る。
例えばＧIIIファクシミリ等の用途には、Ａ４サイズ、
８ドット／mm、１０ｍｓｅｃ／ラインのイメージセンサ
が用いられるが、今後はさらに高密度、高速のイメージ
センサが要望されることになる。
８ドット／mm、１０ｍｓｅｃ／ラインのイメージセンサ
が用いられるが、今後はさらに高密度、高速のイメージ
センサが要望されることになる。
このように、イメージセンサを高密度化、高速化する
と、受光素子の受光面積が減少すると共に電荷蓄積時間
も短縮されてしまう。従って、信号成分が小さくなると
ためノイズ成分を低減すること、即ち、各アナログスイ
ッチの低スイッチングノイズ化が必要である。従来はこ
のための手段として、同一ゲート容量ＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴを並列に接続し、逆位
相で電圧を印加することにより、ゲート・チャネル間静
電容量に起因するスイッチングノイズを相殺させる試み
があった［電子情報通信学会ＥＤ８３−６４に詳し
い］。このようなアナログスイッチ構成の等価回路を第
２図に示す。
と、受光素子の受光面積が減少すると共に電荷蓄積時間
も短縮されてしまう。従って、信号成分が小さくなると
ためノイズ成分を低減すること、即ち、各アナログスイ
ッチの低スイッチングノイズ化が必要である。従来はこ
のための手段として、同一ゲート容量ＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴを並列に接続し、逆位
相で電圧を印加することにより、ゲート・チャネル間静
電容量に起因するスイッチングノイズを相殺させる試み
があった［電子情報通信学会ＥＤ８３−６４に詳し
い］。このようなアナログスイッチ構成の等価回路を第
２図に示す。
しかしながら、かかる構成のアナログスイッチは第２図
から明らかな如く、ＰチャネルＭＯＳＦＥＴをＯＮする
タイミングはＮチャネルＭＯＳＦＥＴをＯＮするタイミ
ングよりインバータの遅延時間分遅れることとなり、Ｎ
チャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが同
時にＯＮしないため、第３図（ａ）の駆動パルスに対し
て同図（ｂ）のスイッチングノイズが発生し、十分なノ
イズ低減を図ることができなかった。
から明らかな如く、ＰチャネルＭＯＳＦＥＴをＯＮする
タイミングはＮチャネルＭＯＳＦＥＴをＯＮするタイミ
ングよりインバータの遅延時間分遅れることとなり、Ｎ
チャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが同
時にＯＮしないため、第３図（ａ）の駆動パルスに対し
て同図（ｂ）のスイッチングノイズが発生し、十分なノ
イズ低減を図ることができなかった。
また、ＯＮ時とＯＦＦ時には異なった大きさのスイッチ
ングノイズが出てくる為、外部の積分回路でプラスのス
イッチングノイズとマイナスのスイッチングノイズとを
積分してノイズキャンセルする方式を採用することもで
きなかった。
ングノイズが出てくる為、外部の積分回路でプラスのス
イッチングノイズとマイナスのスイッチングノイズとを
積分してノイズキャンセルする方式を採用することもで
きなかった。
（ハ）考案が解決すべき課題 本考案は上述の問題点を解消するためになされたもので
あり、イメージセンサ駆動用のＩＣの相補型アナログス
イッチに於て、スイッチングノイズの発生原因を除去し
たイメージセンサの構成を提供するものである。
あり、イメージセンサ駆動用のＩＣの相補型アナログス
イッチに於て、スイッチングノイズの発生原因を除去し
たイメージセンサの構成を提供するものである。
（ニ）課題を解決するための手段 本考案の第１のイメージセンサは、入射光に応じて電気
的特性が変化する受光素子と、該受光素子における電気
的特性の変化を電流検出するために該受光素子に接続さ
れたアナログスイッチと、からなるセグメント単位が、
複数個配列されたイメージセンサにおいて、上記アナロ
グスイッチは同一ゲート容量のＮチャネルＦＥＴとＦチ
ャネルＦＥＴとの並列接続体からなる相補型スイッチで
あって、上記両ＦＥＴのゲートにつながれた信号線に
は、該両ＦＥＴが同時にＯＮ又はＯＦＦとなるように、
一方のＦＥＴに１つの、他方のＦＥＴに２つの、インバ
ータが各々接続されていると共に、各ＦＥＴに接続され
た上記インバータの遅延時間の総和が上記両ＦＥＴで同
一となるようにしたものである。
的特性が変化する受光素子と、該受光素子における電気
的特性の変化を電流検出するために該受光素子に接続さ
れたアナログスイッチと、からなるセグメント単位が、
複数個配列されたイメージセンサにおいて、上記アナロ
グスイッチは同一ゲート容量のＮチャネルＦＥＴとＦチ
ャネルＦＥＴとの並列接続体からなる相補型スイッチで
あって、上記両ＦＥＴのゲートにつながれた信号線に
は、該両ＦＥＴが同時にＯＮ又はＯＦＦとなるように、
一方のＦＥＴに１つの、他方のＦＥＴに２つの、インバ
ータが各々接続されていると共に、各ＦＥＴに接続され
た上記インバータの遅延時間の総和が上記両ＦＥＴで同
一となるようにしたものである。
また、本考案の第２のイメージセンサは、第１のイメー
ジセンサの相補型アナログスイッチに、このスイッチと
は逆相の信号で同時に開閉動作する相補型ダミースイッ
チを並列付加したものである。
ジセンサの相補型アナログスイッチに、このスイッチと
は逆相の信号で同時に開閉動作する相補型ダミースイッ
チを並列付加したものである。
（ホ）作用 本考案の第１のイメージセンサによれば、相補型アナロ
グスイッチのＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴのＯＮ時またはＯＦＦ時のタイミングを同期せ
しめることができる。
グスイッチのＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴのＯＮ時またはＯＦＦ時のタイミングを同期せ
しめることができる。
又、本考案の第２のイメージセンサによれば、本アナロ
グスイッチとダミーアナログスイッチとが逆相で同時動
作するので、スイッチングノイズの相殺が効果的に実現
できる。
グスイッチとダミーアナログスイッチとが逆相で同時動
作するので、スイッチングノイズの相殺が効果的に実現
できる。
（ヘ）実施例 第１図は本考案のイメージセンサのセグメント単位、即
ち画素１ビット分の等価回路を示している。
ち画素１ビット分の等価回路を示している。
同図の回路構成は、ホトセンサＰと、センサ用バイアス
電源Ｅと、負荷抵抗Ｒとの直列接続体のホトセンサＰ・
負荷抵抗Ｒ間に、センサスイッチＳＳＷとダミースイッ
チＤＳＷからなるアナログスイッチＡＳＷを挿入したも
のである。
電源Ｅと、負荷抵抗Ｒとの直列接続体のホトセンサＰ・
負荷抵抗Ｒ間に、センサスイッチＳＳＷとダミースイッ
チＤＳＷからなるアナログスイッチＡＳＷを挿入したも
のである。
まず、本考案の第１の特徴である上記センサスイッチＳ
ＳＷについて、以下に詳述する。
ＳＷについて、以下に詳述する。
同図のセンサスイッチＳＳＷは、第２図の如き従来の相
補型アナログスイッチのＮチャネルＭＯＳＦＥＴのゲー
トに新たにＰチャネルＭＯＳＦＥＴのインバータＩＮＶ
１の遅延時間１／２の遅延時間をもつ２個のインバータ
ＩＮＶ２，３を直列接続している。即ちインバータＩＮ
Ｖ１の遅延時間と２段のインバータＩＮＶ２，３の合計
遅延時間とが等しくなる。
補型アナログスイッチのＮチャネルＭＯＳＦＥＴのゲー
トに新たにＰチャネルＭＯＳＦＥＴのインバータＩＮＶ
１の遅延時間１／２の遅延時間をもつ２個のインバータ
ＩＮＶ２，３を直列接続している。即ちインバータＩＮ
Ｖ１の遅延時間と２段のインバータＩＮＶ２，３の合計
遅延時間とが等しくなる。
従って、該アナログスイッチＡＳＷをＯＮ・ＯＦＦ動作
せしめるための駆動パルスが等しい遅延時間をもつ一方
のインバータＩＮＶ１を介してＰチャネルＭＯＳＦＥＴ
のゲートに印加されると共に等しい遅延時間をもつ他方
の２段インバータＩＮＶ２，３を介してＮチャネルＭＯ
ＳＦＥＴに印加されるので、両ＦＥＴは同時にＯＮ及び
ＯＦＦすることとなる。
せしめるための駆動パルスが等しい遅延時間をもつ一方
のインバータＩＮＶ１を介してＰチャネルＭＯＳＦＥＴ
のゲートに印加されると共に等しい遅延時間をもつ他方
の２段インバータＩＮＶ２，３を介してＮチャネルＭＯ
ＳＦＥＴに印加されるので、両ＦＥＴは同時にＯＮ及び
ＯＦＦすることとなる。
この結果、第３図（ｃ）に示す如くスイッチングノイズ
の大きさが第３図（ｂ）の従来のそれの約１／２に減少
させることができる。
の大きさが第３図（ｂ）の従来のそれの約１／２に減少
させることができる。
次に、本考案の第２の特徴である上記タミースイッチＤ
ＳＷについて、以下に詳述する。
ＳＷについて、以下に詳述する。
同図のダミースイッチＤＳＷは、センサスイッチＳＳＷ
と全く逆相で動作するものであり、上記センサスイッチ
ＳＳＷとは対称的な相補型アナログスイッチ構成となっ
ているが、その入力単端は開放されている。
と全く逆相で動作するものであり、上記センサスイッチ
ＳＳＷとは対称的な相補型アナログスイッチ構成となっ
ているが、その入力単端は開放されている。
ここで、対称的というのは、第１図のセンサスイッチＳ
ＳＷとダミースイッチＤＳＷとの関係を言うものであ
り、具体的にはこれらスイッチを全く逆相で動作するた
めに、相補型スイッチであるセンサスイッチＳＳＷでは
ＰチャネルＭＯＳＦＥＴにインバータ１個、Ｎチャネル
ＭＯＳＦＥＴにそれを２個接続し、各々ＦＥＴにおける
インバータの遅延時間の和を同一としてあるのに対し、
相補型スイッチであるダミースイッチＤＳＷでは、Ｐチ
ャネルＭＯＳＦＥＴにはインバータ２個を接続し、Ｎチ
ャネルＭＯＳＦＥＴにはそれを１個接続したものであっ
て、各ＦＥＴにおけるインバータの遅延時間の和を同一
とした関係をいう。
ＳＷとダミースイッチＤＳＷとの関係を言うものであ
り、具体的にはこれらスイッチを全く逆相で動作するた
めに、相補型スイッチであるセンサスイッチＳＳＷでは
ＰチャネルＭＯＳＦＥＴにインバータ１個、Ｎチャネル
ＭＯＳＦＥＴにそれを２個接続し、各々ＦＥＴにおける
インバータの遅延時間の和を同一としてあるのに対し、
相補型スイッチであるダミースイッチＤＳＷでは、Ｐチ
ャネルＭＯＳＦＥＴにはインバータ２個を接続し、Ｎチ
ャネルＭＯＳＦＥＴにはそれを１個接続したものであっ
て、各ＦＥＴにおけるインバータの遅延時間の和を同一
とした関係をいう。
従って、該ダミースイッチＤＳＷは、上記センサスイッ
チＳＳＷの第３図（ｃ）のスイッチングノイズと同じタ
イミングで極性が反対で大きさの等しい第３図（ｄ）の
スイッチングノイズのみを発生するので、センサスイッ
チＳＳＷに対してノイズキャンセルを行うことができ
る。
チＳＳＷの第３図（ｃ）のスイッチングノイズと同じタ
イミングで極性が反対で大きさの等しい第３図（ｄ）の
スイッチングノイズのみを発生するので、センサスイッ
チＳＳＷに対してノイズキャンセルを行うことができ
る。
このようなダミースイッチＤＳＷを付加することによ
り、スイッチングノイズを第３図（ｅ）に示す如く、第
３図（ｃ）の１／５程度にまで減少せしめることができ
る。
り、スイッチングノイズを第３図（ｅ）に示す如く、第
３図（ｃ）の１／５程度にまで減少せしめることができ
る。
上述の構成の本考案実施例回路によれば、トータルで、
従来回路に比べて１／１０にまでスイッチングノイズを
低減できるので、逆に１０倍の高速動作を保証すること
が可能となる。
従来回路に比べて１／１０にまでスイッチングノイズを
低減できるので、逆に１０倍の高速動作を保証すること
が可能となる。
尚、上述の実施例では、ＮチャネルＭＯＳＦＥＴに２個
のインバータ、ＰチャネルＭＯＳＦＥＴに１個のインバ
ータを設けたが、さらに厳密に両ＦＥＴの動作タイミン
グをマッチングするためにより多くのインバータを組み
合わせ付加してもよい。
のインバータ、ＰチャネルＭＯＳＦＥＴに１個のインバ
ータを設けたが、さらに厳密に両ＦＥＴの動作タイミン
グをマッチングするためにより多くのインバータを組み
合わせ付加してもよい。
以上に説明した実施例では、各センサスイッチＳＳＷに
１対１でダミースイッチＤＳＷを付加したが、第４図に
示すごとく、複数のセンサスイッチＳＳＷ、例えば６４
チャネルあるいは１２８チャネルのＩＣｎ単位に１個の
ダミースイッチＤＳＷｎを設けることによっても、有効
にスイッチングノイズをキャンセルすることができる。
この場合には、ＩＣのチップ面積の増加は大幅に抑制さ
れチップコストの上昇は殆どない。よって密着型イメー
ジセンサのコストアップもない。
１対１でダミースイッチＤＳＷを付加したが、第４図に
示すごとく、複数のセンサスイッチＳＳＷ、例えば６４
チャネルあるいは１２８チャネルのＩＣｎ単位に１個の
ダミースイッチＤＳＷｎを設けることによっても、有効
にスイッチングノイズをキャンセルすることができる。
この場合には、ＩＣのチップ面積の増加は大幅に抑制さ
れチップコストの上昇は殆どない。よって密着型イメー
ジセンサのコストアップもない。
（ト）考案の効果 以上の説明から明らかなように、本考案のイメージセン
サによれば、相補型アナログスイッチのＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとのＯＮ・ＯＦＦの
タイミングを厳密にマッチングでき、これによってスイ
ッチングノイズを大幅に低減できる。
サによれば、相補型アナログスイッチのＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとのＯＮ・ＯＦＦの
タイミングを厳密にマッチングでき、これによってスイ
ッチングノイズを大幅に低減できる。
また、本考案によれば、ダミースイッチのノイズキャン
セリングを作用により、スイッチングノイズの解消を図
ることができる。
セリングを作用により、スイッチングノイズの解消を図
ることができる。
第１図は本考案のイメージセンサのセグメント単位の等
価回路図、第２図は従来のイメージセンサのセグメント
単位の等価回路図、第３図（ａ）〜（ｅ）はノイズ波形
図、第４図は本考案の他の実施例の等価回路図である。 Ｐ……ホトセンサ、 Ｅ……バイアス電源、 Ｒ……負荷抵抗、 ＡＳＷ……アナログスイッチ、 ＩＮＶ……インバータ、 ＳＳＷ……センサスイッチ、 ＤＳＷ……ダミースイッチ。
価回路図、第２図は従来のイメージセンサのセグメント
単位の等価回路図、第３図（ａ）〜（ｅ）はノイズ波形
図、第４図は本考案の他の実施例の等価回路図である。 Ｐ……ホトセンサ、 Ｅ……バイアス電源、 Ｒ……負荷抵抗、 ＡＳＷ……アナログスイッチ、 ＩＮＶ……インバータ、 ＳＳＷ……センサスイッチ、 ＤＳＷ……ダミースイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)考案者 岩多 浩志 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)考案者 佐野 景一 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (56)参考文献 特開 昭61−270971（ＪＰ，Ａ) 特開 昭60−35869（ＪＰ，Ａ)
Claims (2)
- 【請求項１】入射光に応じて電気的特性が変化する受光
素子と、該受光素子における電気的特性の変化を電流検
出するために該受光素子に接続されたアナログスイッチ
と、からなるセグメント単位が、複数個配列されたイメ
ージセンサにおいて、上記アナログスイッチは同一ゲー
ト容量のＮチャネルＦＥＴとＰチャネルＦＥＴとの並列
接続体からなる相補型スイッチであって、上記両ＦＥＴ
のゲートにつながれた信号線には、該両ＦＥＴが同時に
ＯＮ又はＯＦＦとなるように、一方のＦＥＴに１つの、
他方のＦＥＴに２つの、インバータが各々接続されてい
ると共に、各ＦＥＴに接続された上記インバータの遅延
時間の総和が上記両ＦＥＴで同一となるようにしたこと
を特徴とするイメージセンサ。 - 【請求項２】入射光に応じて電気的特性が変化する受光
素子と、該受光素子における電気的特性の変化を電流検
出するために該受光素子に接続されたアナログスイッチ
と、からなるセグメント単位が、複数個配列されたイメ
ージセンサであって、上記アナログスイッチは同一ゲー
ト容量のＮチャネルＦＥＴとＰチャネルＦＥＴとの並列
接続体からなる相補型スイッチであって、上記両ＦＥＴ
のゲートにつながれた信号線には、該両ＦＥＴが同時に
ＯＮ又はＯＦＦとなるように、一方のＦＥＴに１つの、
他方のＦＥＴに２つの、インバータが各々接続されてい
ると共に、各ＦＥＴに接続された上記インバータの遅延
時間の総和が上記両ＦＥＴで同一とし、且つ上記アナロ
グスイッチには逆相の信号で同時に開閉動作する、相補
型スイッチからなるダミースイッチが並列付加され、該
ダミースイッチの両ＦＥＴのゲートにつながれた信号線
には、上記一方のＦＥＴと同導電形のＦＥＴに２つの、
上記他方のＦＥＴと同導電形のＦＥＴに１つの、インバ
ータが各々接続されていると共に、各ＦＥＴに接続され
た該インバータの遅延時間の総和が該両ＦＥＴで同一と
なるようにしたことを特徴としたイメージセンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988150254U JPH0625089Y2 (ja) | 1988-11-17 | 1988-11-17 | イメージセンサ |
| US07/438,087 US5097338A (en) | 1988-11-17 | 1989-11-16 | Scanning type image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988150254U JPH0625089Y2 (ja) | 1988-11-17 | 1988-11-17 | イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0270567U JPH0270567U (ja) | 1990-05-29 |
| JPH0625089Y2 true JPH0625089Y2 (ja) | 1994-06-29 |
Family
ID=31423232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988150254U Expired - Fee Related JPH0625089Y2 (ja) | 1988-11-17 | 1988-11-17 | イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625089Y2 (ja) |
-
1988
- 1988-11-17 JP JP1988150254U patent/JPH0625089Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0270567U (ja) | 1990-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5114818B2 (ja) | 電流検出方法、電流検出回路及び過電流保護回路 | |
| KR950020069A (ko) | 데이타 구동기 | |
| JPH04268866A (ja) | イメージセンサ | |
| JP2914667B2 (ja) | Ｈ−ブリッジ段を通る電流の大きさと方向を検出する電流検出回路 | |
| JP2591066B2 (ja) | アナログスイッチ回路 | |
| US6157219A (en) | Amplifier for a semiconductor device and a method of controlling the same | |
| JP2001156640A (ja) | ディジタル／アナログ変換器 | |
| JPH0758899B2 (ja) | 電子スイツチ | |
| JP3227932B2 (ja) | レベル変換回路 | |
| JP2001292040A (ja) | デジタルアンプ | |
| JP3487347B2 (ja) | 電子回路装置及びこれを使用したスィチング回路装置 | |
| JPS58102390A (ja) | センス回路 | |
| JPS63196118A (ja) | 集積化スイツチング回路 | |
| JP2788684B2 (ja) | サンプルホールド回路 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JPH0758606A (ja) | レベル変換回路 | |
| JP3470785B2 (ja) | データ入出力回路 | |
| JP2535855B2 (ja) | アナログ記憶回路 | |
| JPS6134690B2 (ja) | ||
| JP2766859B2 (ja) | 絶縁ゲート形薄膜トランジスタ論理回路の駆動方法 | |
| JP2811953B2 (ja) | 三値論理出力回路 | |
| JPS6342747Y2 (ja) | ||
| JP3235709B2 (ja) | 回路アイソレーション方式 | |
| JPS62109090A (ja) | 偏向駆動回路 | |
| JPH07500226A (ja) | 電圧比較器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |