JPH06252358A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06252358A JPH06252358A JP5035545A JP3554593A JPH06252358A JP H06252358 A JPH06252358 A JP H06252358A JP 5035545 A JP5035545 A JP 5035545A JP 3554593 A JP3554593 A JP 3554593A JP H06252358 A JPH06252358 A JP H06252358A
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Landscapes
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Abstract
(57)【要約】
【目的】 メモリーセルの容量の耐圧不良を改善した半
導体記憶装置の製造方法を提供する。 【構成】 ポリシリコン膜をテーパーエッチングし、側
壁を傾斜させたストレージ電極（８）を形成することに
より、ストレージ電極（８）の端の上下の角（８Ａ，８
Ｂ）の部分上に形成される容量絶縁膜（９）の折れが小
さくなるので、この部分上の容量絶縁膜（９）に加わる
ストレスが小さくなり、また酸化がされやすくなるの
で、メモリーセルの容量の耐圧を向上できる。
導体記憶装置の製造方法を提供する。 【構成】 ポリシリコン膜をテーパーエッチングし、側
壁を傾斜させたストレージ電極（８）を形成することに
より、ストレージ電極（８）の端の上下の角（８Ａ，８
Ｂ）の部分上に形成される容量絶縁膜（９）の折れが小
さくなるので、この部分上の容量絶縁膜（９）に加わる
ストレスが小さくなり、また酸化がされやすくなるの
で、メモリーセルの容量の耐圧を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法、特にメモリーセルの容量絶縁膜の耐圧不良を改善し
た半導体記憶装置の製造方法に関する。
法、特にメモリーセルの容量絶縁膜の耐圧不良を改善し
た半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来のスタック構造のメモリーセルを有
する半導体記憶装置の製造方法は、例えば特開平４−７
３９６４号公報（Ｈ０１Ｌ ２７／１０８）等で知られ
ている。図６から図１０を参照して、従来の半導体記憶
装置の製造方法を説明する。
する半導体記憶装置の製造方法は、例えば特開平４−７
３９６４号公報（Ｈ０１Ｌ ２７／１０８）等で知られ
ている。図６から図１０を参照して、従来の半導体記憶
装置の製造方法を説明する。
【０００３】図６において、半導体基板（２１）上のフ
ィールド領域にＬＯＣＯＳ法で厚い酸化膜（２２）を形
成し、メモリーセルを形成する活性領域には薄いゲート
酸化膜（２３）を形成する。図７において、ＣＶＤ法に
よりポリシリコン膜を全面に付着した後、リン等の不純
物を拡散してこのポリシリコン膜を導電化する。次い
で、このポリシリコン膜をパターンニングしてメモリー
セルのＭＯＳトランジスタのゲート電極（２４）を形成
する。
ィールド領域にＬＯＣＯＳ法で厚い酸化膜（２２）を形
成し、メモリーセルを形成する活性領域には薄いゲート
酸化膜（２３）を形成する。図７において、ＣＶＤ法に
よりポリシリコン膜を全面に付着した後、リン等の不純
物を拡散してこのポリシリコン膜を導電化する。次い
で、このポリシリコン膜をパターンニングしてメモリー
セルのＭＯＳトランジスタのゲート電極（２４）を形成
する。
【０００４】図８において、ゲート電極（２４）表面を
酸化した後、ゲート電極（２４）をマスクとしてリン、
ヒ素等をイオン注入してメモリーセルのＭＯＳトランジ
スタを構成するソース領域（２５）、ドレイン領域（２
６）を形成する。その後、シリコン酸化膜よりなる層間
絶縁膜（２７）をＣＶＤ法で全面に付着する。図９にお
いて、ソース領域（２６）の層間絶縁膜（２７）にコン
タクト孔を形成した後、全面にポリシリコン膜をＣＶＤ
法で付着し、エッチングしてストレージ電極（２８）を
形成する。
酸化した後、ゲート電極（２４）をマスクとしてリン、
ヒ素等をイオン注入してメモリーセルのＭＯＳトランジ
スタを構成するソース領域（２５）、ドレイン領域（２
６）を形成する。その後、シリコン酸化膜よりなる層間
絶縁膜（２７）をＣＶＤ法で全面に付着する。図９にお
いて、ソース領域（２６）の層間絶縁膜（２７）にコン
タクト孔を形成した後、全面にポリシリコン膜をＣＶＤ
法で付着し、エッチングしてストレージ電極（２８）を
形成する。
【０００５】図１０において、全面にシリコン窒化膜よ
りなる容量絶縁膜（２９）およびポリシリコン膜を付着
した後、パターンニングしてセルプレート電極（３０）
を形成する。
りなる容量絶縁膜（２９）およびポリシリコン膜を付着
した後、パターンニングしてセルプレート電極（３０）
を形成する。
【０００６】
【発明が解決しようとする課題】かかる半導体記憶装置
の製造方法では、ストレージ電極（２８）は、層間絶縁
膜（２７）の表面に対してほぼ垂直にエッチングして形
成していたので、図１０に示されるように、ストレージ
電極（２８）の端の上下に形成される二つの角（２８
Ａ，２８Ｂ）が直角に近くなっている。したがって、こ
のような角の存在するストレージ電極（２８）上に容量
絶縁膜（２９）を形成すると、これらの部分上の容量絶
縁膜（２９）がほぼ直角に折れて形成されるためにスト
レスが加わり、ウイークスポットに起因した耐圧不良が
生じやすいという問題点があった。
の製造方法では、ストレージ電極（２８）は、層間絶縁
膜（２７）の表面に対してほぼ垂直にエッチングして形
成していたので、図１０に示されるように、ストレージ
電極（２８）の端の上下に形成される二つの角（２８
Ａ，２８Ｂ）が直角に近くなっている。したがって、こ
のような角の存在するストレージ電極（２８）上に容量
絶縁膜（２９）を形成すると、これらの部分上の容量絶
縁膜（２９）がほぼ直角に折れて形成されるためにスト
レスが加わり、ウイークスポットに起因した耐圧不良が
生じやすいという問題点があった。
【０００７】また、ピンホールを補強するために容量絶
縁膜（２９）の表面を酸化する場合において、これらの
部分上の容量絶縁膜（２９）がストレスの影響で酸化さ
れにくいためにピンホールが補強されず耐圧不良が改善
されない問題点もあった。
縁膜（２９）の表面を酸化する場合において、これらの
部分上の容量絶縁膜（２９）がストレスの影響で酸化さ
れにくいためにピンホールが補強されず耐圧不良が改善
されない問題点もあった。
【０００８】
【課題を解決するための手段】本発明は斯る問題点に鑑
みてなされ、ストレージ電極（８）をテーパーエッチン
グで形成し、ストレージ電極（８）の側壁を傾斜させた
ことにより、メモリーセルの容量の耐圧不良を改善した
半導体記憶装置の製造方法を提供するものである。
みてなされ、ストレージ電極（８）をテーパーエッチン
グで形成し、ストレージ電極（８）の側壁を傾斜させた
ことにより、メモリーセルの容量の耐圧不良を改善した
半導体記憶装置の製造方法を提供するものである。
【０００９】
【作用】本発明によれば、ポリシリコン膜をテーパーエ
ッチングし、側壁を傾斜させたストレージ電極（８）を
形成する工程により、ストレージ電極（８）の端の上下
の角（８Ａ，８Ｂ）の部分上に形成される容量絶縁膜
（９）の折れが小さくなるので、この部分の容量絶縁膜
（９）に加わるストレスが小さくなり、また酸化がされ
易くなるのでメモリーセルの容量の耐圧を向上できる。
ッチングし、側壁を傾斜させたストレージ電極（８）を
形成する工程により、ストレージ電極（８）の端の上下
の角（８Ａ，８Ｂ）の部分上に形成される容量絶縁膜
（９）の折れが小さくなるので、この部分の容量絶縁膜
（９）に加わるストレスが小さくなり、また酸化がされ
易くなるのでメモリーセルの容量の耐圧を向上できる。
【００１０】
【実施例】以下に本発明の半導体記憶装置の製造方法を
図１〜図５を参照して説明する。図１において、Ｐ型の
半導体基板（１）上のフィールド領域にＬＯＣＯＳ法で
厚い酸化膜（２）を形成し、メモリーセルを形成する活
性領域には薄いゲート酸化膜（３）を形成する。本工程
では、半導体基板（１）を約５００Åのパッド酸化膜と
約１０００ÅのＬＰＣＶＤ法で付着したシリコン窒化膜
で被覆し、活性領域のみを被覆するようにシリコン窒化
膜のパターンニングをする。その後、選択酸化によりフ
ィールド領域に約６０００Åの厚い酸化膜（２）を形成
する。なお、半導体基板（１）の活性領域には約１７０
Åのゲート酸化膜（３）を熱酸化で形成する。
図１〜図５を参照して説明する。図１において、Ｐ型の
半導体基板（１）上のフィールド領域にＬＯＣＯＳ法で
厚い酸化膜（２）を形成し、メモリーセルを形成する活
性領域には薄いゲート酸化膜（３）を形成する。本工程
では、半導体基板（１）を約５００Åのパッド酸化膜と
約１０００ÅのＬＰＣＶＤ法で付着したシリコン窒化膜
で被覆し、活性領域のみを被覆するようにシリコン窒化
膜のパターンニングをする。その後、選択酸化によりフ
ィールド領域に約６０００Åの厚い酸化膜（２）を形成
する。なお、半導体基板（１）の活性領域には約１７０
Åのゲート酸化膜（３）を熱酸化で形成する。
【００１１】図２において、ＬＰＣＶＤ法によりポリシ
リコン膜を全面に付着した後、リン等の不純物を拡散し
てこのポリシリコン膜を導電化する。次いで、このポリ
シリコン膜をパターンニングしてメモリーセルのＭＯＳ
トランジスタのゲート電極（４）を形成する。すなわ
ち、本工程では全面に約２０００Åのポリシリコン膜を
ＬＰＣＶＤ法で付着し、Ｎ+型にドープしている。この
ゲート電極（４）はメモリーのワード線として働く。
リコン膜を全面に付着した後、リン等の不純物を拡散し
てこのポリシリコン膜を導電化する。次いで、このポリ
シリコン膜をパターンニングしてメモリーセルのＭＯＳ
トランジスタのゲート電極（４）を形成する。すなわ
ち、本工程では全面に約２０００Åのポリシリコン膜を
ＬＰＣＶＤ法で付着し、Ｎ+型にドープしている。この
ゲート電極（４）はメモリーのワード線として働く。
【００１２】図３において、ゲート電極（４）表面を酸
化した後、ゲート電極（４）をマスクとしてリン、ヒ素
等をイオン注入してメモリーセルのＭＯＳトランジスタ
を構成するソース領域（５）、ドレイン領域（６）を形
成する。その後、シリコン酸化膜よりなる層間絶縁膜
（７）をＬＰＣＶＤ法で全面に付着する。さらに詳述す
ると、ゲート電極（４）をマスクとしてリンをイオン注
入し、さらにゲート電極（４）にサイドウォールを形成
してからヒ素をイオン注入してＬＤＤ構造（図示せず）
のソース領域（５）、ドレイン領域（６）を形成してい
る。層間絶縁膜（７）はシリコン酸化膜を約３０００Å
程、ＬＰＣＶＤ法で全面に付着している。
化した後、ゲート電極（４）をマスクとしてリン、ヒ素
等をイオン注入してメモリーセルのＭＯＳトランジスタ
を構成するソース領域（５）、ドレイン領域（６）を形
成する。その後、シリコン酸化膜よりなる層間絶縁膜
（７）をＬＰＣＶＤ法で全面に付着する。さらに詳述す
ると、ゲート電極（４）をマスクとしてリンをイオン注
入し、さらにゲート電極（４）にサイドウォールを形成
してからヒ素をイオン注入してＬＤＤ構造（図示せず）
のソース領域（５）、ドレイン領域（６）を形成してい
る。層間絶縁膜（７）はシリコン酸化膜を約３０００Å
程、ＬＰＣＶＤ法で全面に付着している。
【００１３】図４において、ソース領域（５）の層間絶
縁膜（７）にコンタクト孔を形成した後、全面にポリシ
リコン膜をＣＶＤ法で付着し、パターンニングしてスト
レージ電極（８）を形成する。本工程では、フォトレジ
ストを用いてソース領域（５）上の層間絶縁膜（７）と
ゲート酸化膜（３）にコンタクト孔を形成し、全面にポ
リシリコン膜を約３０００Åの厚みにＬＰＣＶＤ法で付
着している。その後、このポリシリコン膜はリンの不純
物拡散により導電性を高めている。
縁膜（７）にコンタクト孔を形成した後、全面にポリシ
リコン膜をＣＶＤ法で付着し、パターンニングしてスト
レージ電極（８）を形成する。本工程では、フォトレジ
ストを用いてソース領域（５）上の層間絶縁膜（７）と
ゲート酸化膜（３）にコンタクト孔を形成し、全面にポ
リシリコン膜を約３０００Åの厚みにＬＰＣＶＤ法で付
着している。その後、このポリシリコン膜はリンの不純
物拡散により導電性を高めている。
【００１４】次いで、本発明の特徴とする点であるが、
ストレージ電極（８）となる領域のポリシリコン膜上を
フォトレジストで被覆し、かかるフォトレジストを耐エ
ッチングマスクとして、ポリシリコン膜をテーパーエッ
チングし、ストレージ電極（８）の側面を傾斜させてい
る。ここで、ポリシリコン膜のテーパーエッチングの条
件であるが、ウットエッチングの条件を適用してもよい
し、等方性のドライエッチングの条件を適用してもよ
い。ウットエッチングの場合には、例えば硝酸、フッ
酸、酢酸をそれぞれ70：44：99.5の重量比にて混合した
エッチング液を使用してエッチングする。また、ドライ
エッチングの場合であれば、例えば流量390SCCMのCF4ガ
スと流量80SCCMのO2ガスを混合して使用し、圧力１パス
カル、パワー500Ｗの条件下でプラズマエッチングす
る。これは、いわゆるＣＤＥ（Chemical Dry Etching)
用のエッチング装置を適用できる。また、ＲＩＥ（Reac
tive Ion Etching)用のエッチング装置を用いる場合で
もガス・流量等を選ぶことによりテーパーエッチングが
可能である。例えば、 O2、He、Cl2、SF6ガスをそれぞ
れ 10SCCM、50SCCM、12SCCM、40SCCMの流量で混合し、
圧力５００ｍＴｏｒｒ、パワー150Ｗの条件下でプラズ
マエッチングする。
ストレージ電極（８）となる領域のポリシリコン膜上を
フォトレジストで被覆し、かかるフォトレジストを耐エ
ッチングマスクとして、ポリシリコン膜をテーパーエッ
チングし、ストレージ電極（８）の側面を傾斜させてい
る。ここで、ポリシリコン膜のテーパーエッチングの条
件であるが、ウットエッチングの条件を適用してもよい
し、等方性のドライエッチングの条件を適用してもよ
い。ウットエッチングの場合には、例えば硝酸、フッ
酸、酢酸をそれぞれ70：44：99.5の重量比にて混合した
エッチング液を使用してエッチングする。また、ドライ
エッチングの場合であれば、例えば流量390SCCMのCF4ガ
スと流量80SCCMのO2ガスを混合して使用し、圧力１パス
カル、パワー500Ｗの条件下でプラズマエッチングす
る。これは、いわゆるＣＤＥ（Chemical Dry Etching)
用のエッチング装置を適用できる。また、ＲＩＥ（Reac
tive Ion Etching)用のエッチング装置を用いる場合で
もガス・流量等を選ぶことによりテーパーエッチングが
可能である。例えば、 O2、He、Cl2、SF6ガスをそれぞ
れ 10SCCM、50SCCM、12SCCM、40SCCMの流量で混合し、
圧力５００ｍＴｏｒｒ、パワー150Ｗの条件下でプラズ
マエッチングする。
【００１５】かかるテ−パ−エッチングの結果、ストレ
ージ電極（８）の側壁は平坦な層間絶縁膜（７）の表面
に対して約３０度〜４５度の傾斜面となる。図５におい
て、全面にシリコン窒化膜よりなる容量絶縁膜（９）お
よびポリシリコン膜を付着した後、パターンニングして
セルプレート電極（１０）を形成する。本工程では、全
面に約１２０ÅのＬＰＣＶＤ法で形成されたシリコン窒
化膜を付着し、９００℃で３０分間のドライ酸化を行
う。この工程で、ストレージ電極（８）の側壁に付着し
たシリコン窒化膜のピンホールは酸化膜で補強されて、
良質の容量絶縁膜が得られる。その後、全面にＬＰＣＶ
Ｄ法で約１５００Åのポリシリコン膜を付着し、Ｎ+型
にドープする。続いて、ポリシリコン膜のセルプレート
電極（１０）となる領域上をフォトレジストで被覆し、
これをマスクとしてポリシリコン膜およびシリコン窒化
膜をエッチングしてセルプレート電極（１０）を形成す
る。
ージ電極（８）の側壁は平坦な層間絶縁膜（７）の表面
に対して約３０度〜４５度の傾斜面となる。図５におい
て、全面にシリコン窒化膜よりなる容量絶縁膜（９）お
よびポリシリコン膜を付着した後、パターンニングして
セルプレート電極（１０）を形成する。本工程では、全
面に約１２０ÅのＬＰＣＶＤ法で形成されたシリコン窒
化膜を付着し、９００℃で３０分間のドライ酸化を行
う。この工程で、ストレージ電極（８）の側壁に付着し
たシリコン窒化膜のピンホールは酸化膜で補強されて、
良質の容量絶縁膜が得られる。その後、全面にＬＰＣＶ
Ｄ法で約１５００Åのポリシリコン膜を付着し、Ｎ+型
にドープする。続いて、ポリシリコン膜のセルプレート
電極（１０）となる領域上をフォトレジストで被覆し、
これをマスクとしてポリシリコン膜およびシリコン窒化
膜をエッチングしてセルプレート電極（１０）を形成す
る。
【００１６】本工程で明らかとなったが、ストレージ電
極（８）の側壁が傾斜面となっているために、ストレー
ジ電極（８）の端の上下の角（８Ａ，８Ｂ）の部分にお
ける容量絶縁膜（９）の折れが小さくなり、よってこの
部分で容量絶縁膜（９）にかかるストレスが小さくな
る。また、これにより角（８Ａ，８Ｂ）の部分における
容量絶縁膜（９）の酸化が起こり易くなるので、容量絶
縁膜（９）のピンホ−ルが酸化膜で十分に補強される。
したがって、メモリーセルの容量の耐圧を向上できる。
極（８）の側壁が傾斜面となっているために、ストレー
ジ電極（８）の端の上下の角（８Ａ，８Ｂ）の部分にお
ける容量絶縁膜（９）の折れが小さくなり、よってこの
部分で容量絶縁膜（９）にかかるストレスが小さくな
る。また、これにより角（８Ａ，８Ｂ）の部分における
容量絶縁膜（９）の酸化が起こり易くなるので、容量絶
縁膜（９）のピンホ−ルが酸化膜で十分に補強される。
したがって、メモリーセルの容量の耐圧を向上できる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ポリシリコン膜をテーパーエッチングし、側壁を傾斜さ
せたストレージ電極を形成する工程により、ストレージ
電極の端の上下の角の部分上における容量絶縁膜の折れ
が小さくなる結果、容量絶縁膜に加わるストレスが小さ
くなり、また酸化がされ易くなるのでメモリーセルの容
量の耐圧を向上できる。
ポリシリコン膜をテーパーエッチングし、側壁を傾斜さ
せたストレージ電極を形成する工程により、ストレージ
電極の端の上下の角の部分上における容量絶縁膜の折れ
が小さくなる結果、容量絶縁膜に加わるストレスが小さ
くなり、また酸化がされ易くなるのでメモリーセルの容
量の耐圧を向上できる。
【図１】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図２】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図３】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図４】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図５】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図６】従来の半導体記憶装置の製造方法を説明する断
面図である。
面図である。
【図７】従来の半導体記憶装置の製造方法を説明する断
面図である。
面図である。
【図８】従来の半導体記憶装置の製造方法を説明する断
面図である。
面図である。
【図９】従来の半導体記憶装置の製造方法を説明する断
面図である。
面図である。
【図１０】従来の半導体記憶装置の製造方法を説明する
断面図である。
断面図である。
１ 半導体基板 ２ 厚い酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 層間絶縁膜 ８ ストレージ電極 ９ 容量絶縁膜 １０ セルプレート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｖ 7376−4Ｍ 27/04 Ｃ 8427−4Ｍ
Claims (2)
- 【請求項１】 半導体基板にメモリーセルのＭＯＳトラ
ンジスタを形成する工程と、 前記ＭＯＳトランジスタを被覆するように層間絶縁膜を
形成する工程と、 前記ＭＯＳトランジスタのソース領域とコンタクトし、
前記層間絶縁上の全面を被覆するようにポリシリコン膜
を形成する工程と、 前記ポリシリコン膜をテーパーエッチングし、側壁を傾
斜させたストレージ電極を形成する工程と、 前記ストレージ電極を被覆するように容量絶縁膜を形成
する工程と、 前記容量絶縁膜を酸化する工程と、 前記容量絶縁膜を被覆するようにセルプレート電極を形
成する工程とを具備することを特徴とした半導体記憶装
置の製造方法。 - 【請求項２】 前記容量絶縁膜をシリコン窒化膜で形成
することを特徴とした請求項１記載の半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035545A JPH06252358A (ja) | 1993-02-24 | 1993-02-24 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035545A JPH06252358A (ja) | 1993-02-24 | 1993-02-24 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252358A true JPH06252358A (ja) | 1994-09-09 |
Family
ID=12444705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035545A Pending JPH06252358A (ja) | 1993-02-24 | 1993-02-24 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311676A (ja) * | 1995-02-13 | 2008-12-25 | Texas Instr Inc <Ti> | 半導体集積回路構造を形成する方法 |
-
1993
- 1993-02-24 JP JP5035545A patent/JPH06252358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311676A (ja) * | 1995-02-13 | 2008-12-25 | Texas Instr Inc <Ti> | 半導体集積回路構造を形成する方法 |
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