JPH06259391A - パイプライン状処理装置構成方式 - Google Patents

Abstract

(57)【要約】 【目的】 処理ユニット間のアクセスの競合を少なく
し、かつ各段に必要な処理ユニット数の変更を容易にす
る。 【構成】 処理ユニットを、入力データを格納するメモ
リと、第１および第２の入力データバスのいずれかの入
力データをメモリに格納すると共に、第１の出力データ
バスから出力する第１の切り換え手段と、メモリ内の入
力データを処理し出力データとするプロセッサと、この
出力データと第２の入力データバスからの入力データと
の競合制御を行い、どちらかのデータを第２の出力デー
タバスに出力する競合制御手段と、第２の入力データバ
スからの入力データを競合制御手段に選択的に入力する
第２の切り換え手段とから構成し、第１の出力データバ
スは次段の処理ユニットの第１の入力データバスに、ま
た第２の出力データバスは次段の第２の入力データバス
に順次接続した上、前記第１および第２の切り換え手段
を制御し、同一段が１または並列接続された複数の処理
ユニットで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の処理ユニットを
多段に縦続接続して構成するパイプライン状処理装置構
成方式に関するものである。

【０００２】

【従来の技術】従来、画像の圧縮、圧縮伝送および画像
認識など、大量のデータをリアルタイムに処理する必要
がある場合、図３に示すように、メモリや処理部をパイ
プライン状に結合し、データを順次処理していく処理装
置構成方式が用いられている。

【０００３】図３において、１２は入力データであり、
１３はデータ転送用メモリである。

【０００４】また、１４はデータを処理する処理部であ
り、１５は処理された結果としての出力データである。

【０００５】前記データ転送用メモリ１３には、デュア
ルポートメモリが用いられたり、あるいはメモリを２つ
用意する、いわゆるダブルバッファリングを行うことに
よりアクセスの競合を避けることが行われている。

【０００６】また、各段の処理の容量が多くなった場
合、各段の処理を複数のユニットにより並列に処理する
ことなどが行われている。

【０００７】

【発明が解決しょうとする課題】しかしながら、前記従
来技術は、各段の処理を複数の処理ユニットで並列に実
行すると、各処理ユニットによる入力データの読み取り
と出力データの書き込みの双方において各処理ユニット
間にアクセスの競合が発生し、求められる処理能力が発
揮出来ない場合がある。

【０００８】また、処理内容の変更などにより各段の処
理の容量を変更する場合、各段の処理に応じた処理ユニ
ット数を割り当てる必要があるが、そのために大幅な回
路変更が必要となり、汎用性のある処理装置を構成する
ことが困難であるという問題がある。

【０００９】本発明の目的は、各処理ユニット間のアク
セスの競合を少なくし、かつ各段に必要な処理ユニット
数を容易に変更可能とするパイプライン状処理装置構成
方式を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、各処理ユニットを、入力データを格納す
るメモリと、第１の入力データバスおよび第２の入力デ
ータバスのうちいずれか一方を選択し、この選択した入
力データバスから入力された入力データを前記メモリに
格納すると共に、第１の出力データバスから出力する第
１の切り換え手段と、前記メモリに格納された入力デー
タに対して予め設定された処理を施して出力するプロセ
ッサと、このプロセッサの出力データと第２の入力デー
タバスから入力される入力データとの競合制御を行い、
いずれか一方のデータを選択して第２の出力データバス
に出力する競合制御手段と、第２の入力データバスから
入力される入力データを前記競合制御手段に選択的に入
力する第２の切り換え手段とから構成し、第１の出力デ
ータバスは次段の処理ユニットの第１の入力データバス
に順次接続し、第２の出力データバスは次段の処理ユニ
ットの第２の入力データバスに順次接続した上、各処理
ユニット内の第１および第２の切り換え手段の切り換え
状態の切り換え制御により、同一段が１または並列接続
された複数の処理ユニットから成るパイプライン状処理
装置を構成する。

【００１１】

【作用】前記手段によれば、まず、最初の処理ユニット
内のメモリには、第１および第２の入力データバスのう
ちいずれか一方の入力データが格納される。

【００１２】また、メモリに格納される入力データは、
第１の切り換え手段により、第１の出力データバスから
次段の処理ユニットの第１の入力データバスに出力され
る。

【００１３】最初の処理ユニット内のプロセッサは、こ
のメモリに格納された入力データに予め設定された処理
を施し、出力データとして出力する。

【００１４】この時、最初の処理ユニット内の競合制御
手段は、前記出力データと第２の入力データバスからの
入力データとの競合を制御し、いずれか一方を選択して
次段の処理ユニットの第２の入力データバスに出力す
る。

【００１５】次段の処理ユニットも同様に、第１の入力
データバスからの入力データおよび第２のデータバスか
らの入力データのうちいずれかを選択し、メモリに格納
し、プロセッサで処理し、次段へ出力する。

【００１６】このように、第１の切り換え手段は入力デ
ータバスの選択を行い、第２の切り換え手段は出力デー
タの選択を行う。

【００１７】従って、この第１、第２の切り換え手段の
組合せにより、複数の処理ユニットを並列的に動作させ
ることができる。

【００１８】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１９】図１は、本発明の一実施例のブロック構成
図である。図１において、１は入力データであり、２ａ
〜２ｆは処理ユニット、３は出力データである。

【００２０】また、４はパイプライン前段からのデータ
バスであり、４ａは処理ユニット２ａ〜２ｆの第１の入
力データバスであり、４ｂは処理ユニット２ａ〜２ｆの
第１の出力データバスである。

【００２１】５はパイプライン次段へのデータバスであ
り、５ａは処理ユニット２ａ〜２ｆの第２の入力データ
バスであり、５ｂは処理ユニット２ａ〜２ｆの第２の出
力データバスである。

【００２２】６はこの装置全体を制御する装置制御部で
あり、各処理ユニットのパイプライン動作の制御および
各プロセッサの実行プログラムのロードなどを行う。

【００２３】また、７はデータ格納メモリ、８は処理を
行うプロセッサ、９は出力データの競合制御部である。

【００２４】さらに、１０はメモリ７に格納するデータ
の入力経路を設定するスイッチ、１１は競合制御部９の
第２の入力データバス５ａの入力データを入力するか否
かを選択するスイッチである。

【００２５】図１に示すように、まず、処理ユニット２
ａのスイッチ１０を第２の入力データバス５ａに接続す
ると、入力データ１は、データバス５を通り、第２の入
力データバス５ａ、スイッチ１０を順に経由してメモリ
７に格納される。

【００２６】同時に、入力データ１は、スイッチ１０を
経由して処理ユニット２ａの第１の出力データバス４ｂ
を通り次段へのデータバス４に出力される。一方、スイ
ッチ１１は、開成されているので、入力データ１は競合
制御部９に入力されず、プロセッサ８の出力結果は競合
制御を受けることなく第２の出力データバス５ｂから出
力される。

【００２７】次に、処理ユニット２ｂは、スイッチ１０
を第１の入力データバス４ａに接続することにより、処
理ユニツト２ａからの入力データをメモリ７に取り込
み、同時に、この入力データを処理ユニット２ｂの第１
の出力データバス４ｂを通じて次段へのデータバス４へ
出力する。

【００２８】同時に、処理ユニット２ｂの第２の入力デ
ータバス５ａには、処理ユニット２ａのプロセッサ８で
処理された出力データが競合制御部９、第２の出力デー
タバス５ｂおよびデータバス５を経由して到達している
が、スイッチ１１が閉成されているので、処理ユニット
２ｂの競合制御部９に入力される。

【００２９】そして、処理ユニット２ｂのプロセッサ８
で処理されたデータと、処理ユニット２ｂの競合制御部
９に入力された処理ユニット２ａの出力データとの競合
制御によりいずれか一方のみが、第２の出力データバス
５ｂから次段へのデータバス５に出力される。

【００３０】このように処理ユニット２ａ、２ｂのスイ
ッチ１０およびスイッチ１１を設定することにより、処
理ユニット２ａ、２ｂは並列接続されることになる。

【００３１】同様に、処理ユニット２ｃ、２ｄ、２ｅお
よび２ｆのスイッチ１０およびスイッチ１１を図１のよ
うに設定すると、このパイプライン状処理装置は、図２
に示すように第１段目が処理ユニット２ａ、２ｂによる
並列接続、第２段目が処理ユニット２ｃ、２ｄおよび２
ｅによる並列接続、第３段目が処理ユニット２ｆのみに
よるパイプライン状処理装置が構成される。

【００３２】以上の構成において、入力データ１は、デ
ータバス４を通してパイプラインの第１段目を構成する
処理ユニット２ａと２ｂのメモリ７に同時に書き込まれ
る。

【００３３】そして、その計算は入力データ１を分割す
ることにより各プロセッサ８で並列に実行される。すな
わち、各処理ユニット２ａ、２ｂがそれぞれ受け持つ範
囲のデータのみを計算する。

【００３４】また、同様に、処理ユニット２ｃ〜２ｅの
中のメモリ７には前段の処理ユニット２ａ、２ｂからの
出力データとして同一の内容が格納され、それに対する
処理が３台のプロセッサ８で並列に実行される。

【００３５】そして、その実行結果は３段目の処理ユニ
ット２ｆに出力され、ここで最終処理が行われて出力デ
ータ３として送出される。

【００３６】このように、各段で処理すべきデータは、
各処理ユニット２ａ、２ｂおよび２ｃ〜２ｅ内のメモリ
７に同じ内容が分散して書き込まれているため、処理ユ
ニット２ａ、２ｂ間および２ｃ〜２ｅ間のそれぞれにお
いてメモリ７へのアクセス競合は発生しない。

【００３７】また、処理ユニット２ａの出力データは、
処理ユニット２ｂの競合制御部９において競合制御が行
われる。すなわち処理ユニット２ａのプロセッサ８の出
力データはデータバス５ｂ、５、５ａを通して処理ユニ
ット２ｂの競合制御部９へ入力され、処理ユニット２ｂ
のプロセッサ８からの出力データとの競合制御が行われ
る。

【００３８】競合制御方式の一例として、前段の処理ユ
ニット２ａからデータバス５ｂ、５、５ａを通してデー
タが出力されている間、処理ユニット２ｂのプロセッサ
８は計算を停止するという単純な方式、あるいは処理ユ
ニット２ｂに若干のＦＩＦＯ(First-In-First-Out)バッ
ファを持たせることにより性能の改善を図ることができ
る。

【００３９】このようにして計算されたパイプラインの
第１段目（処理ユニット２ａ、２ｂ）のデータは、処理
ユニット２ｂのデータバス５ｂから出力される。この出
力データは、第２段目のパイプラインを構成する処理ユ
ニット２ｃ、２ｄ、２ｅへ伝送され、各処理ユニット２
ｃ、２ｄ、２ｅのメモリ７に同時に書き込まれる。

【００４０】このようにして次から次へとデータが処理
されて、最終的に処理結果が出力データ３として出力さ
れる。

【００４１】処理の内容が変化し、各段のパイプライン
の処理ユニット２ａ〜２ｆの数を変更したい場合は、ス
イッチ１０およびスイッチ１１を各段の最初の処理ユニ
ット２ａ〜２ｆのデータバス４ａを選択するように設定
し、同じ段の処理ユニット２２ａ〜２ｆではデータバス
５ａを選択するように設定することにより可能である。

【００４２】本実施例では、処理ユニットを縦続接続し
た場合を説明したが、平面あるいは立体的に展開するこ
とにより、より高速で柔軟性の高い処理装置を構成する
ことができる。

【００４３】なお、スイッチ１０、１１および競合制御
部９は、ＦＰＧＡ(Field Programmable Gate Array)に
より実現可能であり、さらに柔軟性のある処理装置の構
成が期待できる。

【００４４】

【発明の効果】以上説明したように本発明によれば、各
処理ユニットを、入力データを格納するメモリと、第１
の入力データバスおよび第２の入力データバスのうちい
ずれか一方を選択し、この選択した入力データバスから
入力された入力データを前記メモリに格納すると共に、
第１の出力データバスから出力する第１の切り換え手段
と、前記メモリに格納された入力データに対して予め設
定された処理を施して出力するプロセッサと、このプロ
セッサの出力データと第２の入力データバスから入力さ
れる入力データとの競合制御を行い、いずれか一方のデ
ータを選択して第２の出力データバスに出力する競合制
御手段と、第２の入力データバスから入力される入力デ
ータを前記競合制御手段に選択的に入力する第２の切り
換え手段とから構成し、第１の出力データバスは次段の
処理ユニットの第１の入力データバスに順次接続し、第
２の出力データバスは次段の処理ユニットの第２の入力
データバスに順次接続した上、各処理ユニット内の第１
および第２の切り換え手段の切り換え状態の切り換え制
御により、同一段が１または並列接続された複数の処理
ユニットで構成したので、各処理ユニット間の入力デー
タに対するアクセスの競合がなくなり、処理の高速化、
効率化を図ることができる。

【００４５】また、スイッチ１０および１１の設定を変
更することにより、各段に必要な処理ユニット数を容易
に変更することができる。

【００４６】また、各処理ユニット間を結ぶデータバス
によるデータの流れが一方向への伝送であるため、伝搬
時間などを考慮する必要がなくデータを高速に伝送する
ことができる。

【００４７】また、処理ユニットを直列に増設するだけ
で、処理装置全体の処理性能を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明を適用したパイプライン処理装置の一実
施例を示すブロック構成図である。

【図２】実施例のパイプライン処理装置の概略を示すブ
ロック構成図である。

【図３】従来のパイプライン処理装置の構成を示すブロ
ック構成図である。

【符号の説明】

１…入力データ、２…処理ユニット、３…出力データ、
４…パイプライン前段からのデータバス、４ａ…第１の
入力データバス、４ｂ…第１の出力データバス、５…パ
イプライン次段へのデータバス、５ａ…第２の入力デー
タバス、５ｂ…第２の出力データバス、６…装置制御
部、７…メモリ、８…プロセッサ、９…競合制御部、１
０、１１…スイッチ、１２…入力データ、１３…データ
転送用メモリ、１４…処理部、１５…出力データ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の処理ユニットを多段に縦続接続し
   て構成するパイプライン状処理装置の構成方式であっ
   て、各処理ユニットを入力データを格納するメモリと、 第１の入力データバスおよび第２の入力データバスのう
   ちいずれか一方を選択し、この選択した入力データバス
   から入力された入力データを前記メモリに格納すると共
   に、第１の出力データバスから出力する第１の切り換え
   手段と、 前記メモリに格納された入力データに対して予め設定さ
   れた処理を施して出力するプロセッサと、 このプロセッサの出力データと第２の入力データバスか
   ら入力される入力データとの競合制御を行い、いずれか
   一方のデータを選択して第２の出力データバスに出力す
   る競合制御手段と、 第２の入力データバスから入力される入力データを前記
   競合制御手段に選択的に入力する第２の切り換え手段と
   から構成し、 第１の出力データバスは次段の処理ユニットの第１の入
   力データバスに順次接続し、第２の出力データバスは次
   段の処理ユニットの第２の入力データバスに順次接続し
   た上、各処理ユニット内の第１および第２の切り換え手
   段の切り換え状態の切り換え制御により、同一段が１ま
   たは並列接続された複数の処理ユニットから成るパイプ
   ライン状処理装置を構成することを特徴とするパイプラ
   イン状処理装置構成方式。