JPH0625986B2 - 複合計算機システム - Google Patents
複合計算機システムInfo
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- JPH0625986B2 JPH0625986B2 JP60242616A JP24261685A JPH0625986B2 JP H0625986 B2 JPH0625986 B2 JP H0625986B2 JP 60242616 A JP60242616 A JP 60242616A JP 24261685 A JP24261685 A JP 24261685A JP H0625986 B2 JPH0625986 B2 JP H0625986B2
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- JP
- Japan
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- shared memory
- duplication
- interface
- control
- control circuit
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- Techniques For Improving Reliability Of Storages (AREA)
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数の計算機により共有される２重化構成
の共有メモリ装置を備えた複合計算機システムに関す
る。
の共有メモリ装置を備えた複合計算機システムに関す
る。
［発明の技術的背景］ 複合計算機システムを構築する手段として、主記憶の共
有化が知られている。この共有化のために、複数の計算
機が自分の主記憶と同様にアクセスできるように設けら
れた装置が共有メモリ装置である。
有化が知られている。この共有化のために、複数の計算
機が自分の主記憶と同様にアクセスできるように設けら
れた装置が共有メモリ装置である。
第２図は共有メモリ装置10を複数の計算機20-1〜20-nが
共有する複合計算機システムを示す。共有メモリ装置10
は、高信頼性化のために、図示の如く２重化されている
のが一般的であり、２つのメモリユニット10a,10bから
成る。メモリユニット10a,10bは、主として、メモリ11
a,11b、同メモリ11a,11bを制御する共有メモリコントロ
ーラ12a,12b、共有メモリバス13a,13b、計算機20-1〜20
-nを共有メモリバス13a,13b（を介してメモリ11a,11b）
と接続するための共有メモリポート14a-1〜14a-n,14b-1
〜14b-n、およびメモリユニット10a,10b操作のためのコ
ンソールパネル15a,15bとから構成される。共有メモリ
コントローラ12a,12bには２重化制御回路16a,16bが設け
られている。２重化制御回路16a,16bは、２重化制御を
行なうために２重化制御バス17で相互接続されている。
２重化制御回路16a,16bは、２重化制御バス17を介して
２重化の同期制御およびメモリ11a,11bの内容を一致さ
せるためのコピー制御を行なう。
共有する複合計算機システムを示す。共有メモリ装置10
は、高信頼性化のために、図示の如く２重化されている
のが一般的であり、２つのメモリユニット10a,10bから
成る。メモリユニット10a,10bは、主として、メモリ11
a,11b、同メモリ11a,11bを制御する共有メモリコントロ
ーラ12a,12b、共有メモリバス13a,13b、計算機20-1〜20
-nを共有メモリバス13a,13b（を介してメモリ11a,11b）
と接続するための共有メモリポート14a-1〜14a-n,14b-1
〜14b-n、およびメモリユニット10a,10b操作のためのコ
ンソールパネル15a,15bとから構成される。共有メモリ
コントローラ12a,12bには２重化制御回路16a,16bが設け
られている。２重化制御回路16a,16bは、２重化制御を
行なうために２重化制御バス17で相互接続されている。
２重化制御回路16a,16bは、２重化制御バス17を介して
２重化の同期制御およびメモリ11a,11bの内容を一致さ
せるためのコピー制御を行なう。
［背景技術の問題点］ 第２図に示す２重化構成の共有メモリ装置10の各メモリ
ユニット10a,10bでは、上記したように共有メモリコン
トローラ12a,12b内の２重化制御回路16a,16bは、２重化
制御のために、２重化制御バス17により相互接続され、
相互に連絡をとって動作している。このため第２図のシ
ステムでは、２重化制御回路16a,16bが共通部分となる
ことから、一方だけに障害が発生しても２重化制御が不
可能となり、信頼性に乏しかった。
ユニット10a,10bでは、上記したように共有メモリコン
トローラ12a,12b内の２重化制御回路16a,16bは、２重化
制御のために、２重化制御バス17により相互接続され、
相互に連絡をとって動作している。このため第２図のシ
ステムでは、２重化制御回路16a,16bが共通部分となる
ことから、一方だけに障害が発生しても２重化制御が不
可能となり、信頼性に乏しかった。
［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的
は、２重化共有メモリ装置に対する２重化制御の高信頼
性化が計れる複合計算機システムを提供することにあ
る。
は、２重化共有メモリ装置に対する２重化制御の高信頼
性化が計れる複合計算機システムを提供することにあ
る。
［発明の概要］ この発明によれば複数の計算機により共有される２重化
共有メモリ装置を備えた複合計算機システムが提供され
る。上記２重化共有メモリ装置は、独立した２組のメモ
リユニットから成る。各メモリユニットは共有メモリコ
ントローラを含む。両コントローラは、従来のように２
重化制御回路を持たず互いに独立している。即ち、この
発明では、共有メモリコントローラ自身には２重化制御
機能を持たせていない。そして、共有メモリコントロー
ラ自身に２重化制御機能を持たせない代わりに、上記の
各計算機の共有メモリインタフェースに、上記２組のメ
モリユニットの各共有メモリコントローラを制御して２
重化制御を行なう２重化制御回路を設けるようにしてい
る。これにより、１つの計算機の２重化制御回路で障害
が発生しても、他の２重化制御回路によるバックアップ
が可能となる。
共有メモリ装置を備えた複合計算機システムが提供され
る。上記２重化共有メモリ装置は、独立した２組のメモ
リユニットから成る。各メモリユニットは共有メモリコ
ントローラを含む。両コントローラは、従来のように２
重化制御回路を持たず互いに独立している。即ち、この
発明では、共有メモリコントローラ自身には２重化制御
機能を持たせていない。そして、共有メモリコントロー
ラ自身に２重化制御機能を持たせない代わりに、上記の
各計算機の共有メモリインタフェースに、上記２組のメ
モリユニットの各共有メモリコントローラを制御して２
重化制御を行なう２重化制御回路を設けるようにしてい
る。これにより、１つの計算機の２重化制御回路で障害
が発生しても、他の２重化制御回路によるバックアップ
が可能となる。
［発明の実施例］ 第１図（ａ）はこの発明の一実施例に係る複合計算機シ
ステムの構成を示す。第１図（ａ）のシステムは、２重
化共有メモリ装置30と、同共有メモリ装置30を共有する
複数の計算機40-1〜40-nとにより構成される。
ステムの構成を示す。第１図（ａ）のシステムは、２重
化共有メモリ装置30と、同共有メモリ装置30を共有する
複数の計算機40-1〜40-nとにより構成される。
共有メモリ装置30は、２つのメモリユニット30a,30bか
ら成る。メモリユニット30a,30bは、主として、メモリ3
1a,31b、共有メモリコントローラ32a,32b、当該共有メ
モリコントローラ32a,32bを介してメモリ31a,31bを接続
する共有メモリバス33a,33b、および計算機40-1〜40-n
を共有メモリバス33a,33b（を介してメモリ31a,31b）と
接続するための共有メモリポート34a-1〜34a-n,34b-1〜
34b-nから構成される。
ら成る。メモリユニット30a,30bは、主として、メモリ3
1a,31b、共有メモリコントローラ32a,32b、当該共有メ
モリコントローラ32a,32bを介してメモリ31a,31bを接続
する共有メモリバス33a,33b、および計算機40-1〜40-n
を共有メモリバス33a,33b（を介してメモリ31a,31b）と
接続するための共有メモリポート34a-1〜34a-n,34b-1〜
34b-nから構成される。
計算機40-1〜40-nは、主として、ＣＰＵ41-1〜41-n、同
ＣＰＵ41-1〜41-nのローカルメモリである主記憶42-1〜
42-n、システムバス43-1〜43-n、および同システムバス
43-1〜43-n（に接続されているＣＰＵ41-1〜41-n）と共
有メモリ装置30の共有メモリポート34a-1,34b-1〜34a-
n,34b-nとをインタフェースライン50a-1,50b-1〜50a-n,
50b-nを介して接続する共有メモリインタフェース44-1
〜44-nから構成される。
ＣＰＵ41-1〜41-nのローカルメモリである主記憶42-1〜
42-n、システムバス43-1〜43-n、および同システムバス
43-1〜43-n（に接続されているＣＰＵ41-1〜41-n）と共
有メモリ装置30の共有メモリポート34a-1,34b-1〜34a-
n,34b-nとをインタフェースライン50a-1,50b-1〜50a-n,
50b-nを介して接続する共有メモリインタフェース44-1
〜44-nから構成される。
第１図（ｂ）は第１図（ａ）の共有メモリコントローラ
32aの構成を示す。共有メモリコントローラ32aは、メモ
リ31aを制御するメモリコントローラ61、および共有メ
モリバス33aを制御する共有メモリバスコントローラ62
を有している。更に共有メモリコントローラ32aは、同
コントローラ32aに要求される各種サービスを行なうマ
イクロプロセッサ63、および同マイクロプロセッサ63を
共有メモリバス33aに接続することにより共有メモリバ
スコントローラ62の制御を可能とするマイコンインタフ
ェース64を有している。マイクロプロセッサ63は、共有
メモリバス33a、共有メモリポート34a-1〜34a-n、およ
び計算機40-1〜40-nの共有メモリインタフェース44-1〜
44-nを介して同計算機40-1〜40-nと交信を行なうように
なっている。なお、共有メモリコントローラ32bの構成
も第１図（ｂ）の共有メモリコントローラ32aの構成と
基本的に同一である。したがって、共有メモリコントロ
ーラ32bの構成については、必要があれば、上記の説明
および第１図（ｂ）においてａをｂに置換えられたい。
32aの構成を示す。共有メモリコントローラ32aは、メモ
リ31aを制御するメモリコントローラ61、および共有メ
モリバス33aを制御する共有メモリバスコントローラ62
を有している。更に共有メモリコントローラ32aは、同
コントローラ32aに要求される各種サービスを行なうマ
イクロプロセッサ63、および同マイクロプロセッサ63を
共有メモリバス33aに接続することにより共有メモリバ
スコントローラ62の制御を可能とするマイコンインタフ
ェース64を有している。マイクロプロセッサ63は、共有
メモリバス33a、共有メモリポート34a-1〜34a-n、およ
び計算機40-1〜40-nの共有メモリインタフェース44-1〜
44-nを介して同計算機40-1〜40-nと交信を行なうように
なっている。なお、共有メモリコントローラ32bの構成
も第１図（ｂ）の共有メモリコントローラ32aの構成と
基本的に同一である。したがって、共有メモリコントロ
ーラ32bの構成については、必要があれば、上記の説明
および第１図（ｂ）においてａをｂに置換えられたい。
第１図（ｃ）は第１図（ａ）の共有メモリインタフェー
ス44-1の構成を示す。共有メモリインタフェース44-1
は、共有メモリ装置30の共有メモリポート34a-1,34b-1
に対応する２重化用のポートインタフェース71a,71b、
およびシステムバス43-1に対応するシステムバスインタ
フェース72を有している。ポートインタフェース71a,71
bおよびシステムバスインタフェース72は、内部バス73
により相互接続されている。この内部バス73には、２重
化制御を行なう２重化制御回路74が接続されている。共
有メモリインタフェース44-1は、更に、２重化制御回路
74を制御するマイクロプロセッサ75、および同マイクロ
プロセッサ75を内部バス73に接続することにより２重化
制御回路74の制御を可能とするマイコンインタフェース
76を有している。なお、共有メモリインタフェース44-n
の構成も第１図（ｃ）の共有メモリインタフェース44-1
の構成と基本的に同一である。したがって、共有メモリ
インタフェース44-nの構成については、必要があれば、
上記の説明および第１図（ｃ）において-1を-nに置換え
られたい。
ス44-1の構成を示す。共有メモリインタフェース44-1
は、共有メモリ装置30の共有メモリポート34a-1,34b-1
に対応する２重化用のポートインタフェース71a,71b、
およびシステムバス43-1に対応するシステムバスインタ
フェース72を有している。ポートインタフェース71a,71
bおよびシステムバスインタフェース72は、内部バス73
により相互接続されている。この内部バス73には、２重
化制御を行なう２重化制御回路74が接続されている。共
有メモリインタフェース44-1は、更に、２重化制御回路
74を制御するマイクロプロセッサ75、および同マイクロ
プロセッサ75を内部バス73に接続することにより２重化
制御回路74の制御を可能とするマイコンインタフェース
76を有している。なお、共有メモリインタフェース44-n
の構成も第１図（ｃ）の共有メモリインタフェース44-1
の構成と基本的に同一である。したがって、共有メモリ
インタフェース44-nの構成については、必要があれば、
上記の説明および第１図（ｃ）において-1を-nに置換え
られたい。
以上の説明から明らかなように、この実施例では、メモ
リユニット30a,30b内にコンソールパネルが設けられて
いないこと、更には共有メモリコントローラ32a,32b間
を結ぶ２重化制御バスが設けられていないことに注意さ
れたい。また共有メモリコントローラ32a,32bには、第
２図に示す共有メモリコントローラ12a,12bが有する２
重化制御回路16a,16bに相当する回路が設けられていな
い。そして、第１図（ｃ）に示す共有メモリインタフェ
ース44-1で代表されるように、各共有メモリインタフェ
ース44-1〜44-n内に２重化制御回路74がそれぞれ設けら
れていることに注意されたい。
リユニット30a,30b内にコンソールパネルが設けられて
いないこと、更には共有メモリコントローラ32a,32b間
を結ぶ２重化制御バスが設けられていないことに注意さ
れたい。また共有メモリコントローラ32a,32bには、第
２図に示す共有メモリコントローラ12a,12bが有する２
重化制御回路16a,16bに相当する回路が設けられていな
い。そして、第１図（ｃ）に示す共有メモリインタフェ
ース44-1で代表されるように、各共有メモリインタフェ
ース44-1〜44-n内に２重化制御回路74がそれぞれ設けら
れていることに注意されたい。
次にこの発明の一実施例の動作を説明する。
共有メモリ装置30の２重化制御は、計算機40-1〜40-nの
共有メモリインタフェース44-1〜44-nのうちの選択され
た（共有メモリインタフェース内の）２重化制御回路74
により制御される。今、共有メモリインタフェース44-1
内の２重化制御回路74が２重化制御を行なうものとす
る。この場合、２重化制御回路74の動作停止、起動およ
び制御は、ＣＰＵ41-1からの指令によりシステムバス43
-1およびシステムバスインタフェース72を介して行なわ
れる。
共有メモリインタフェース44-1〜44-nのうちの選択され
た（共有メモリインタフェース内の）２重化制御回路74
により制御される。今、共有メモリインタフェース44-1
内の２重化制御回路74が２重化制御を行なうものとす
る。この場合、２重化制御回路74の動作停止、起動およ
び制御は、ＣＰＵ41-1からの指令によりシステムバス43
-1およびシステムバスインタフェース72を介して行なわ
れる。
さて２重化制御回路74は、２重化された共有メモリ装置
30（のメモリユニット30a,30b）を個別に制御するよう
になっている。そこで２重化制御回路74は、内部バス7
3、ポートインタフェース71a,71b、インタフェースライ
ン50a-1,50b-1、共有メモリポート34a-1,34b-1および共
有メモリバス33a,33bを介して任意の共有メモリコント
ローラ32a,32bに情報を送出する。共有メモリコントロ
ーラ32a,32bは、２重化制御回路74からの２重化制御に
対して、計算機40-1の共有メモリインタフェース44-1へ
制御結果情報を送出する。この場合、２重化が同期化制
御されていると、共有メモリコントローラ32a,32bは、
他方の共有メモリコントローラに通知して共有メモリバ
ス33a,33bのサイクルを取る必要がある。このためには
コントローラ32a,32b間に特別の制御信号線を設けなけ
ればならない。そこで、この実施例では、以下に述べる
ように２重化共有メモリ装置30を非同期化している。
30（のメモリユニット30a,30b）を個別に制御するよう
になっている。そこで２重化制御回路74は、内部バス7
3、ポートインタフェース71a,71b、インタフェースライ
ン50a-1,50b-1、共有メモリポート34a-1,34b-1および共
有メモリバス33a,33bを介して任意の共有メモリコント
ローラ32a,32bに情報を送出する。共有メモリコントロ
ーラ32a,32bは、２重化制御回路74からの２重化制御に
対して、計算機40-1の共有メモリインタフェース44-1へ
制御結果情報を送出する。この場合、２重化が同期化制
御されていると、共有メモリコントローラ32a,32bは、
他方の共有メモリコントローラに通知して共有メモリバ
ス33a,33bのサイクルを取る必要がある。このためには
コントローラ32a,32b間に特別の制御信号線を設けなけ
ればならない。そこで、この実施例では、以下に述べる
ように２重化共有メモリ装置30を非同期化している。
まず、この実施例では、共有メモリ装置30の非同期化の
ために、同共有メモリ装置30へのアクセスにおいては、
２重書込み１重読出し制御を適用している。共有メモリ
装置30内のメモリ31a,32bに対するアクセスにおいて
は、書込みおよび読出しの両方が行なわれるメモリをマ
スター、書込みだけが行なわれるめをスレーブと呼ぶ。
このように定義した場合、マスター側アクセス頻度
（Ｍ）およびスレーブ側アクセス頻度（Ｓ）は、次のよ
うになる。
ために、同共有メモリ装置30へのアクセスにおいては、
２重書込み１重読出し制御を適用している。共有メモリ
装置30内のメモリ31a,32bに対するアクセスにおいて
は、書込みおよび読出しの両方が行なわれるメモリをマ
スター、書込みだけが行なわれるめをスレーブと呼ぶ。
このように定義した場合、マスター側アクセス頻度
（Ｍ）およびスレーブ側アクセス頻度（Ｓ）は、次のよ
うになる。
マスター側アクセス頻度（Ｍ）＝Ｗ＋Ｒ スレーブ側アクセス頻度（Ｓ）＝Ｗ 但しＷ；書込み頻度 Ｒ；読出し頻度 したがって （Ｍ）≧（Ｓ） となる。このように、この実施例では、２重化制御回路
74の制御により２重書込み１重読出しを適用して２重化
アクセス頻度を（Ｍ）≧（Ｓ）に保つことによって、２
重化制御を非同期化してもスレーブがマスターに追従す
ることができるようにしている。但し、割込み制御の関
係で一時的に（Ｍ）≦（Ｓ）の状態が発生することが考
えられる。そこで２重化制御回路74は、ポートインタフ
ェース71a,71bが内蔵する図示せぬ入出力バッファのう
ち、スレーブ側のバッファ状態を監視することにより、
マスター側ポートのアクセスを抑止する制御を行なう。
74の制御により２重書込み１重読出しを適用して２重化
アクセス頻度を（Ｍ）≧（Ｓ）に保つことによって、２
重化制御を非同期化してもスレーブがマスターに追従す
ることができるようにしている。但し、割込み制御の関
係で一時的に（Ｍ）≦（Ｓ）の状態が発生することが考
えられる。そこで２重化制御回路74は、ポートインタフ
ェース71a,71bが内蔵する図示せぬ入出力バッファのう
ち、スレーブ側のバッファ状態を監視することにより、
マスター側ポートのアクセスを抑止する制御を行なう。
上記したように、この実施例では、２重化制御を非同期
化することにより、片系単位に任意のアクセスを行なう
ことができる。なお、２重化制御回路74の制御は、ＣＰ
Ｕ41-1からの指令でけだなく、共有メモリインタフェー
ス44-1内のマイクロプロセッサ75からのマイコンインタ
フェース76経由での指令によっても行なわれる。この指
令としては、例えば共有メモリコントローラ32aで異常
が検出された場合に、同コントローラ32aのマイクロプ
ロセッサ63から発せられるオフライン要求等がある。
化することにより、片系単位に任意のアクセスを行なう
ことができる。なお、２重化制御回路74の制御は、ＣＰ
Ｕ41-1からの指令でけだなく、共有メモリインタフェー
ス44-1内のマイクロプロセッサ75からのマイコンインタ
フェース76経由での指令によっても行なわれる。この指
令としては、例えば共有メモリコントローラ32aで異常
が検出された場合に、同コントローラ32aのマイクロプ
ロセッサ63から発せられるオフライン要求等がある。
なお、前記実施例では、簡単な構成でありながら共有メ
モリ装置30を片系単位で任意にアクセスできるようにす
るために、２重化制御を非同期化しているが、同期化制
御方式を適用することも可能である。
モリ装置30を片系単位で任意にアクセスできるようにす
るために、２重化制御を非同期化しているが、同期化制
御方式を適用することも可能である。
［発明の効果］ 以上詳述したようにこの発明によれば、２重化共有メモ
リ装置を共有する各計算機の共有メモリインタフェース
に２重化制御回路を設け、同回路により共有メモリ装置
内の２組のメモリユニットの各共有メモリコントローラ
を制御して２重化制御を行なうにしたので、たとえ或る
計算機内の２重化制御回路に障害が発生しても、他の計
算機の２重化制御回路でバックアップできるようにな
り、即ち２重化制御回路の多重化が計れるようになり、
２重化制御の信頼性が向上する。
リ装置を共有する各計算機の共有メモリインタフェース
に２重化制御回路を設け、同回路により共有メモリ装置
内の２組のメモリユニットの各共有メモリコントローラ
を制御して２重化制御を行なうにしたので、たとえ或る
計算機内の２重化制御回路に障害が発生しても、他の計
算機の２重化制御回路でバックアップできるようにな
り、即ち２重化制御回路の多重化が計れるようになり、
２重化制御の信頼性が向上する。
第１図（ａ）はこの発明の一実施例に係る複合計算機シ
ステムのブロック構成図、第１図（ｂ）は第１図（ａ）
に示す共有メモリコントローラ32aのブロック構成図、
第１図（ｃ）は第１図（ａ）に示す共有メモリインタフ
ェース44-1のブロック構成図、第２図は従来の複合計算
機システムのブロック図である。 30…共有メモリ装置、30a,30b…メモリユニット、31a,3
1b…メモリ、32a,32b…共有メモリコントローラ、40-1
〜40-n…計算機、41-1〜41-n…ＣＰＵ、44-1〜44-n…共
有メモリインタフェース、63,75…マイクロプロセッ
サ、74…２重化制御回路。
ステムのブロック構成図、第１図（ｂ）は第１図（ａ）
に示す共有メモリコントローラ32aのブロック構成図、
第１図（ｃ）は第１図（ａ）に示す共有メモリインタフ
ェース44-1のブロック構成図、第２図は従来の複合計算
機システムのブロック図である。 30…共有メモリ装置、30a,30b…メモリユニット、31a,3
1b…メモリ、32a,32b…共有メモリコントローラ、40-1
〜40-n…計算機、41-1〜41-n…ＣＰＵ、44-1〜44-n…共
有メモリインタフェース、63,75…マイクロプロセッ
サ、74…２重化制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 司田 浩二 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (72)発明者 大山 明彦 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (72)発明者 竹本 秀治 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (56)参考文献 特開 昭53−121429（ＪＰ，Ａ) 特開 昭57−17066（ＪＰ，Ａ) 特開 昭57−18094（ＪＰ，Ａ)
Claims (1)
- 【請求項１】共有メモリコントローラを有する独立した
２組のメモリユニットから成る２重化共有メモリ装置
と、この２重化共有メモリ装置を共有する複数の計算機
であって、上記２組のメモリユニットの各共有メモリコ
ントローラを制御して２重化制御を行なう２重化制御回
路を内蔵し同計算機を上記２組のメモリユニットにそれ
ぞれ接続するための共有メモリインタフェースを有する
複数の計算機とを具備することを特徴とする複合計算機
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242616A JPH0625986B2 (ja) | 1985-10-31 | 1985-10-31 | 複合計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242616A JPH0625986B2 (ja) | 1985-10-31 | 1985-10-31 | 複合計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103755A JPS62103755A (ja) | 1987-05-14 |
| JPH0625986B2 true JPH0625986B2 (ja) | 1994-04-06 |
Family
ID=17091704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242616A Expired - Lifetime JPH0625986B2 (ja) | 1985-10-31 | 1985-10-31 | 複合計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625986B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1322209C (en) * | 1988-05-18 | 1993-09-14 | Honda Giken Kogyo Kabushiki Kaisha (Also Trading As Honda Motor Co., Ltd .) | Automotive sound-proof materials and damping materials therefor |
-
1985
- 1985-10-31 JP JP60242616A patent/JPH0625986B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62103755A (ja) | 1987-05-14 |
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Legal Events
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