JPH06259986A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06259986A JPH06259986A JP7527493A JP7527493A JPH06259986A JP H06259986 A JPH06259986 A JP H06259986A JP 7527493 A JP7527493 A JP 7527493A JP 7527493 A JP7527493 A JP 7527493A JP H06259986 A JPH06259986 A JP H06259986A
- Authority
- JP
- Japan
- Prior art keywords
- read
- speed mode
- memory
- potential
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 高速モードにおける高速性と低速モードにお
ける低消費電力性とをあわせて確保したシングルチップ
マイクロコンピュータ等を実現する。 【構成】 リードオンリーメモリを内蔵しかつ高速モー
ド及び低速モードを有するシングルチップマイクロコン
ピュータ等に、その出力電位がクロック信号の周波数に
比例して変化される周波数電圧変換回路ＦＶＣを設け、
この周波数電圧変換回路ＦＶＣの出力電圧を、リードオ
ンリーメモリのリードアンプＲＡを構成する単位リード
アンプＵＲＡ０〜ＵＲＡ１５の駆動ＭＯＳＦＥＴＮ３の
ゲートに制御電圧ＶＧとして供給する。これにより、高
速モードにおいては、制御電圧ＶＧの電位を高くしてリ
ードアンプＲＡを高速動作させ、低速モードにおいて
は、制御電圧ＶＧの電位を低くしてリードアンプＲＡの
消費電力を削減する。
ける低消費電力性とをあわせて確保したシングルチップ
マイクロコンピュータ等を実現する。 【構成】 リードオンリーメモリを内蔵しかつ高速モー
ド及び低速モードを有するシングルチップマイクロコン
ピュータ等に、その出力電位がクロック信号の周波数に
比例して変化される周波数電圧変換回路ＦＶＣを設け、
この周波数電圧変換回路ＦＶＣの出力電圧を、リードオ
ンリーメモリのリードアンプＲＡを構成する単位リード
アンプＵＲＡ０〜ＵＲＡ１５の駆動ＭＯＳＦＥＴＮ３の
ゲートに制御電圧ＶＧとして供給する。これにより、高
速モードにおいては、制御電圧ＶＧの電位を高くしてリ
ードアンプＲＡを高速動作させ、低速モードにおいて
は、制御電圧ＶＧの電位を低くしてリードアンプＲＡの
消費電力を削減する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、リードオンリーメモリを内蔵しかつ高
速モード及び低速モードを有するシングルチップマイク
ロコンピュータ等に利用して特に有効な技術に関するも
のである。
もので、例えば、リードオンリーメモリを内蔵しかつ高
速モード及び低速モードを有するシングルチップマイク
ロコンピュータ等に利用して特に有効な技術に関するも
のである。
【０００２】
【従来の技術】中央処理装置の制御プログラムや固定デ
ータ等を格納するためのリードオンリーメモリを内蔵す
るシングルチップマイクロコンピュータがある。リード
オンリーメモリは、シングルチップマイクロコンピュー
タの内部バスのビット構成に応じて多ビット化され、例
えば図４に示されるように、同時に出力される１６ビッ
トの読み出しデータの各ビットに対応して設けられる１
６個の単位リードアンプＵＲＡ０〜ＵＲＡ１５を具備す
る。これらの単位リードアンプは、メモリアレイの選択
された１６個のメモリセルから共通データ線ＣＤ０〜Ｃ
Ｄ１５を介して出力される読み出し電流を所定の電圧信
号に変換する電流センス回路ＣＳと、Ｎチャンネル型の
一対の差動ＭＯＳＦＥＴ（金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）Ｎ１及
びＮ２を中心とする差動増幅回路ＤＡとを含む。差動増
幅回路ＤＡを構成する差動ＭＯＳＦＥＴＮ１及びＮ２の
共通結合されたソースと回路の接地電位との間には、そ
のゲートに所定の制御電圧ＶＧを受けることで電流源と
して作用するＮチャンネル型の駆動ＭＯＳＦＥＴＮ３が
設けられる。
ータ等を格納するためのリードオンリーメモリを内蔵す
るシングルチップマイクロコンピュータがある。リード
オンリーメモリは、シングルチップマイクロコンピュー
タの内部バスのビット構成に応じて多ビット化され、例
えば図４に示されるように、同時に出力される１６ビッ
トの読み出しデータの各ビットに対応して設けられる１
６個の単位リードアンプＵＲＡ０〜ＵＲＡ１５を具備す
る。これらの単位リードアンプは、メモリアレイの選択
された１６個のメモリセルから共通データ線ＣＤ０〜Ｃ
Ｄ１５を介して出力される読み出し電流を所定の電圧信
号に変換する電流センス回路ＣＳと、Ｎチャンネル型の
一対の差動ＭＯＳＦＥＴ（金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）Ｎ１及
びＮ２を中心とする差動増幅回路ＤＡとを含む。差動増
幅回路ＤＡを構成する差動ＭＯＳＦＥＴＮ１及びＮ２の
共通結合されたソースと回路の接地電位との間には、そ
のゲートに所定の制御電圧ＶＧを受けることで電流源と
して作用するＮチャンネル型の駆動ＭＯＳＦＥＴＮ３が
設けられる。
【０００３】ＭＯＳＦＥＴを基本構成とするリードアン
プを具備するマスクＲＯＭについては、例えば、１９９
１年９月、株式会社日立製作所発行の『日立ＩＣメモリ
データブック』第７５４頁〜第７６１頁に記載されてい
る。また、リードオンリーメモリを内蔵するシングルチ
ップマイクロコンピュータについては、例えば、１９９
０年２月、株式会社日立製作所発行の『Ｈ３２／２００
ＨＤ６４２０３２ユーザーズマニュアル』等に記載さ
れている。
プを具備するマスクＲＯＭについては、例えば、１９９
１年９月、株式会社日立製作所発行の『日立ＩＣメモリ
データブック』第７５４頁〜第７６１頁に記載されてい
る。また、リードオンリーメモリを内蔵するシングルチ
ップマイクロコンピュータについては、例えば、１９９
０年２月、株式会社日立製作所発行の『Ｈ３２／２００
ＨＤ６４２０３２ユーザーズマニュアル』等に記載さ
れている。
【０００４】
【発明が解決しようとする課題】上記に記載される従来
のリードオンリーメモリにおいて、差動増幅回路ＤＡを
構成する駆動ＭＯＳＦＥＴＮ３のゲートに供給される制
御電圧ＶＧは一定電位を有する定電圧とされ、その電位
は、駆動ＭＯＳＦＥＴＮ３を介して差動増幅回路ＤＡに
流すべき動作電流値に応じて設定される。すなわち、制
御電圧ＶＧの電位が比較的高く設定される場合、駆動Ｍ
ＯＳＦＥＴＮ３を介して差動増幅回路ＤＡに与えられる
動作電流の値は比較的大きくなる。このため、リードア
ンプＲＡひいてはリードアンプＲＡを内蔵するシングル
チップマイクロコンピュータの動作は高速化されるが、
その消費電力は比較的大きなものとなる。一方、制御電
圧ＶＧの電位が比較的低く設定される場合、駆動ＭＯＳ
ＦＥＴＮ３を介して差動増幅回路ＤＡに与えられる動作
電流の値は比較的小さくなる。このため、リードアンプ
ＲＡひいてはリードアンプＲＡを内蔵するシングルチッ
プマイクロコンピュータの消費電力は小さくなるが、そ
の動作は比較的遅いものとなる。つまり、制御電圧ＶＧ
の電位は、シングルチップマイクロコンピュータの高速
性を重要視する場合には比較的高く設定し、シングルチ
ップマイクロコンピュータの低消費電力性を重要視する
場合には比較的低く設定する必要がある。
のリードオンリーメモリにおいて、差動増幅回路ＤＡを
構成する駆動ＭＯＳＦＥＴＮ３のゲートに供給される制
御電圧ＶＧは一定電位を有する定電圧とされ、その電位
は、駆動ＭＯＳＦＥＴＮ３を介して差動増幅回路ＤＡに
流すべき動作電流値に応じて設定される。すなわち、制
御電圧ＶＧの電位が比較的高く設定される場合、駆動Ｍ
ＯＳＦＥＴＮ３を介して差動増幅回路ＤＡに与えられる
動作電流の値は比較的大きくなる。このため、リードア
ンプＲＡひいてはリードアンプＲＡを内蔵するシングル
チップマイクロコンピュータの動作は高速化されるが、
その消費電力は比較的大きなものとなる。一方、制御電
圧ＶＧの電位が比較的低く設定される場合、駆動ＭＯＳ
ＦＥＴＮ３を介して差動増幅回路ＤＡに与えられる動作
電流の値は比較的小さくなる。このため、リードアンプ
ＲＡひいてはリードアンプＲＡを内蔵するシングルチッ
プマイクロコンピュータの消費電力は小さくなるが、そ
の動作は比較的遅いものとなる。つまり、制御電圧ＶＧ
の電位は、シングルチップマイクロコンピュータの高速
性を重要視する場合には比較的高く設定し、シングルチ
ップマイクロコンピュータの低消費電力性を重要視する
場合には比較的低く設定する必要がある。
【０００５】ところが、シングルチップマイクロコンピ
ュータが例えばそのクロック信号の周波数を高くして行
われる高速モードと低くして行われる低速モードとを備
える場合、制御電圧ＶＧの電位が比較的高く設定された
状態では、高速モードにおけるシングルチップマイクロ
コンピュータの高速性は確保できても、低速モードにお
ける低消費電力性を実現できず、逆に制御電圧ＶＧの電
位が比較的低く設定された状態では、低速モードにおけ
る低消費電力性は確保できても、高速モードにおける高
速性を実現できないという問題が生じる。
ュータが例えばそのクロック信号の周波数を高くして行
われる高速モードと低くして行われる低速モードとを備
える場合、制御電圧ＶＧの電位が比較的高く設定された
状態では、高速モードにおけるシングルチップマイクロ
コンピュータの高速性は確保できても、低速モードにお
ける低消費電力性を実現できず、逆に制御電圧ＶＧの電
位が比較的低く設定された状態では、低速モードにおけ
る低消費電力性は確保できても、高速モードにおける高
速性を実現できないという問題が生じる。
【０００６】この発明の目的は、高速モードにおける高
速性と低速モードにおける低消費電力性とをあわせて確
保したシングルチップマイクロコンピュータ等の半導体
装置を実現することにある。
速性と低速モードにおける低消費電力性とをあわせて確
保したシングルチップマイクロコンピュータ等の半導体
装置を実現することにある。
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、リードオンリーメモリを内蔵
しかつ高速モード及び低速モードを有するシングルチッ
プマイクロコンピュータ等に、その出力電位がクロック
信号の周波数に比例して変化される周波数電圧変換回路
を設け、この周波数電圧変換回路の出力電圧を、リード
オンリーメモリに含まれる複数の単位リードアンプの駆
動ＭＯＳＦＥＴのゲートに制御電圧として供給する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、リードオンリーメモリを内蔵
しかつ高速モード及び低速モードを有するシングルチッ
プマイクロコンピュータ等に、その出力電位がクロック
信号の周波数に比例して変化される周波数電圧変換回路
を設け、この周波数電圧変換回路の出力電圧を、リード
オンリーメモリに含まれる複数の単位リードアンプの駆
動ＭＯＳＦＥＴのゲートに制御電圧として供給する。
【０００９】
【作用】上記手段によれば、高速モードにおいては、制
御電圧の電位を高くしてリードアンプを高速動作させ、
低速モードにおいては、制御電圧の電位を低くしてリー
ドアンプの動作電流を削減することができる。これによ
り、高速モードにおける高速性と低速モードにおける低
消費電力性とをあわせて確保したシングルチップマイク
ロコンピュータ等を実現することができる。
御電圧の電位を高くしてリードアンプを高速動作させ、
低速モードにおいては、制御電圧の電位を低くしてリー
ドアンプの動作電流を削減することができる。これによ
り、高速モードにおける高速性と低速モードにおける低
消費電力性とをあわせて確保したシングルチップマイク
ロコンピュータ等を実現することができる。
【００１０】
【実施例】図１には、この発明が適用されたシングルチ
ップマイクロコンピュータの一実施例のブロック図が示
されている。同図をもとに、まずこの実施例のシングル
チップマイクロコンピュータの構成及び動作の概要を説
明する。なお、図１の各ブロックを構成する回路素子
は、公知の半導体集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。
ップマイクロコンピュータの一実施例のブロック図が示
されている。同図をもとに、まずこの実施例のシングル
チップマイクロコンピュータの構成及び動作の概要を説
明する。なお、図１の各ブロックを構成する回路素子
は、公知の半導体集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。
【００１１】図１において、この実施例のシングルチッ
プマイクロコンピュータは、ストアドプログラム方式の
中央処理装置ＣＰＵと、内部バスＩＢＵＳを介して中央
処理装置ＣＰＵに結合されるランダムアクセスメモリＲ
ＡＭ，リードオンリーメモリＲＯＭ，タイマー回路ＴＩ
Ｍ及びシリアルコミュニケーションインタフェースＳＣ
Ｉとを備え、さらに所定の非反転クロック信号ＣＬＫＴ
及び反転クロック信号ＣＬＫＢを受けるクロック発生回
路ＣＰＧを備える。
プマイクロコンピュータは、ストアドプログラム方式の
中央処理装置ＣＰＵと、内部バスＩＢＵＳを介して中央
処理装置ＣＰＵに結合されるランダムアクセスメモリＲ
ＡＭ，リードオンリーメモリＲＯＭ，タイマー回路ＴＩ
Ｍ及びシリアルコミュニケーションインタフェースＳＣ
Ｉとを備え、さらに所定の非反転クロック信号ＣＬＫＴ
及び反転クロック信号ＣＬＫＢを受けるクロック発生回
路ＣＰＧを備える。
【００１２】ここで、クロック発生回路ＣＰＧは、非反
転クロック信号ＣＬＫＴ及び反転クロック信号ＣＬＫＢ
をもとに所定の内部クロック信号を形成し、中央処理装
置ＣＰＵ及びタイマー回路ＴＩＭに供給するとともに、
その一部つまり内部クロック信号ＣＰをリードオンリー
メモリＲＯＭに供給する。この実施例において、シング
ルチップマイクロコンピュータは、非反転クロック信号
ＣＬＫＴ及び反転クロック信号ＣＬＫＢの周波数が比較
的高くされることで高速モードとされ、その周波数が比
較的低くされることで低速モードとされる。
転クロック信号ＣＬＫＴ及び反転クロック信号ＣＬＫＢ
をもとに所定の内部クロック信号を形成し、中央処理装
置ＣＰＵ及びタイマー回路ＴＩＭに供給するとともに、
その一部つまり内部クロック信号ＣＰをリードオンリー
メモリＲＯＭに供給する。この実施例において、シング
ルチップマイクロコンピュータは、非反転クロック信号
ＣＬＫＴ及び反転クロック信号ＣＬＫＢの周波数が比較
的高くされることで高速モードとされ、その周波数が比
較的低くされることで低速モードとされる。
【００１３】次に、中央処理装置ＣＰＵは、クロック発
生回路ＣＰＧから供給される内部クロック信号に従って
同期動作し、リードオンリーメモリＲＯＭに格納される
プログラムに従って所定の演算処理を実行するととも
に、シングルチップマイクロコンピュータの各部を制御
・統轄する。また、ランダムアクセスメモリＲＡＭは、
例えば所定の記憶容量を有するスタティック型ＲＡＭか
らなり、中央処理装置ＣＰＵによる演算結果や制御デー
タ等を一時的に格納する。リードオンリーメモリＲＯＭ
は、所定の記憶容量を有するマスクＲＯＭからなり、中
央処理装置ＣＰＵの制御に必要なプログラムや固定デー
タ等を格納する。
生回路ＣＰＧから供給される内部クロック信号に従って
同期動作し、リードオンリーメモリＲＯＭに格納される
プログラムに従って所定の演算処理を実行するととも
に、シングルチップマイクロコンピュータの各部を制御
・統轄する。また、ランダムアクセスメモリＲＡＭは、
例えば所定の記憶容量を有するスタティック型ＲＡＭか
らなり、中央処理装置ＣＰＵによる演算結果や制御デー
タ等を一時的に格納する。リードオンリーメモリＲＯＭ
は、所定の記憶容量を有するマスクＲＯＭからなり、中
央処理装置ＣＰＵの制御に必要なプログラムや固定デー
タ等を格納する。
【００１４】この実施例において、シングルチップマイ
クロコンピュータの内部バスＩＢＵＳは、そのデータバ
スが１６ビット構成とされ、中央処理装置ＣＰＵによる
演算処理は、１６ビットを単位として行われる。また、
リードオンリーメモリーＲＯＭは、これに対応して１６
個の単位リードアンプＵＲＡ０〜ＵＲＡ１５からなるリ
ードアンプＲＡを含み、各単位リードアンプは、一対の
差動ＭＯＳＦＥＴを中心とする差動増幅回路ＤＡと、こ
の差動増幅回路ＤＡに所定の動作電流を供給する駆動Ｍ
ＯＳＦＥＴとを含む。リードオンリーメモリＲＯＭなら
びにそのリードアンプＲＡの具体的構成については、後
で詳細に説明する。
クロコンピュータの内部バスＩＢＵＳは、そのデータバ
スが１６ビット構成とされ、中央処理装置ＣＰＵによる
演算処理は、１６ビットを単位として行われる。また、
リードオンリーメモリーＲＯＭは、これに対応して１６
個の単位リードアンプＵＲＡ０〜ＵＲＡ１５からなるリ
ードアンプＲＡを含み、各単位リードアンプは、一対の
差動ＭＯＳＦＥＴを中心とする差動増幅回路ＤＡと、こ
の差動増幅回路ＤＡに所定の動作電流を供給する駆動Ｍ
ＯＳＦＥＴとを含む。リードオンリーメモリＲＯＭなら
びにそのリードアンプＲＡの具体的構成については、後
で詳細に説明する。
【００１５】タイマー回路ＴＩＭは、クロック発生回路
ＣＰＧから供給される内部クロック信号をもとに所定の
時間計算処理を行い、中央処理装置ＣＰＵの時間管理や
カレンダー機能等を実現する。また、シリアルコミュニ
ケーションインタフェースＳＣＩは、例えばシングルチ
ップマイクロコンピュータの外部に結合されるシリアル
入出力装置等と中央処理装置ＣＰＵ又はランダムアクセ
スメモリＲＡＭとの間の連続的なデータ授受を制御・管
理する。
ＣＰＧから供給される内部クロック信号をもとに所定の
時間計算処理を行い、中央処理装置ＣＰＵの時間管理や
カレンダー機能等を実現する。また、シリアルコミュニ
ケーションインタフェースＳＣＩは、例えばシングルチ
ップマイクロコンピュータの外部に結合されるシリアル
入出力装置等と中央処理装置ＣＰＵ又はランダムアクセ
スメモリＲＡＭとの間の連続的なデータ授受を制御・管
理する。
【００１６】図２には、図１のシングルチップマイクロ
コンピュータに含まれるリードオンリーメモリＲＯＭの
一実施例のブロック図が示されている。また、図３に
は、図２のリードオンリーメモリＲＯＭに含まれる周波
数電圧変換回路ＦＶＣの一実施例の出力特性図が示され
ている。これらの図をもとに、この実施例のシングルチ
ップマイクロコンピュータに含まれるリードオンリーメ
モリＲＯＭの構成及び動作の概要について説明する。
コンピュータに含まれるリードオンリーメモリＲＯＭの
一実施例のブロック図が示されている。また、図３に
は、図２のリードオンリーメモリＲＯＭに含まれる周波
数電圧変換回路ＦＶＣの一実施例の出力特性図が示され
ている。これらの図をもとに、この実施例のシングルチ
ップマイクロコンピュータに含まれるリードオンリーメ
モリＲＯＭの構成及び動作の概要について説明する。
【００１７】図２において、この実施例のリードオンリ
ーメモリＲＯＭは、いわゆるマスクＲＯＭからなり、そ
のレイアウト所要面積の大半を占めて配置されるメモリ
アレイＭＡＲＹを基本構成要素とする。メモリアレイＭ
ＡＲＹは、同図の垂直方向に平行して配置される複数の
ワード線と水平方向に平行して配置される複数のビット
線ならびにこれらのワード線及びビット線の交点に格子
状に配置される多数のメモリセルとを含む。これらのメ
モリセルは、ＮチャンネルＭＯＳＦＥＴからなり、その
チャンネル部にイオン打ち込みされる不純物の量が選択
的に変化されることで選択的に異なるしきい値電圧を持
つものとされる。すなわち、メモリセルは、そのチャン
ネル部に比較的少量の不純物がイオン打ち込みされると
き、比較的小さなしきい値電圧を持つものとされ、いわ
ゆる低しきい値電圧型のＮチャンネルＭＯＳＦＥＴとな
る。このとき、メモリセルは論理“０”のデータを保持
するものとされ、選択時において比較的大きな読み出し
電流を流す。一方、そのチャンネル部に比較的多量の不
純物がイオン打ち込みされるとき、メモリセルは比較的
大きなしきい値電圧を持つものとされ、いわゆる高しき
い値電圧型のＮチャンネルＭＯＳＦＥＴとして作用す
る。このとき、メモリセルは論理“１”のデータを保持
するものとされ、選択時において比較的小さな読み出し
電流を流す。
ーメモリＲＯＭは、いわゆるマスクＲＯＭからなり、そ
のレイアウト所要面積の大半を占めて配置されるメモリ
アレイＭＡＲＹを基本構成要素とする。メモリアレイＭ
ＡＲＹは、同図の垂直方向に平行して配置される複数の
ワード線と水平方向に平行して配置される複数のビット
線ならびにこれらのワード線及びビット線の交点に格子
状に配置される多数のメモリセルとを含む。これらのメ
モリセルは、ＮチャンネルＭＯＳＦＥＴからなり、その
チャンネル部にイオン打ち込みされる不純物の量が選択
的に変化されることで選択的に異なるしきい値電圧を持
つものとされる。すなわち、メモリセルは、そのチャン
ネル部に比較的少量の不純物がイオン打ち込みされると
き、比較的小さなしきい値電圧を持つものとされ、いわ
ゆる低しきい値電圧型のＮチャンネルＭＯＳＦＥＴとな
る。このとき、メモリセルは論理“０”のデータを保持
するものとされ、選択時において比較的大きな読み出し
電流を流す。一方、そのチャンネル部に比較的多量の不
純物がイオン打ち込みされるとき、メモリセルは比較的
大きなしきい値電圧を持つものとされ、いわゆる高しき
い値電圧型のＮチャンネルＭＯＳＦＥＴとして作用す
る。このとき、メモリセルは論理“１”のデータを保持
するものとされ、選択時において比較的小さな読み出し
電流を流す。
【００１８】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的にハイ
レベルの選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給される。また、Ｘアドレス
バッファＸＢには、シングルチップマイクロコンピュー
タの図示されないメモリ制御回路からアドレス入力端子
ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉ
が供給される。
は、ＸアドレスデコーダＸＤに結合され、択一的にハイ
レベルの選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給される。また、Ｘアドレス
バッファＸＢには、シングルチップマイクロコンピュー
タの図示されないメモリ制御回路からアドレス入力端子
ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉ
が供給される。
【００１９】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成し、ＸアドレスデコーダＸＤに供給する。Ｘアド
レスデコーダＸＤは、ＸアドレスバッファＸＢから供給
される内部アドレス信号Ｘ０〜Ｘｉをデコードして、メ
モリアレイＭＡＲＹの対応するワード線を択一的にハイ
レベルの選択状態とする。
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成し、ＸアドレスデコーダＸＤに供給する。Ｘアド
レスデコーダＸＤは、ＸアドレスバッファＸＢから供給
される内部アドレス信号Ｘ０〜Ｘｉをデコードして、メ
モリアレイＭＡＲＹの対応するワード線を択一的にハイ
レベルの選択状態とする。
【００２０】次に、メモリアレイＭＡＲＹを構成するビ
ット線は、ＹスイッチＹＳの対応するスイッチＭＯＳＦ
ＥＴに結合され、このＹスイッチＹＳを介して１６本ず
つ選択的に共通データ線ＣＤ０〜ＣＤ１５に接続され
る。ＹスイッチＹＳは、メモリアレイＭＡＲＹの各ビッ
ト線に対応して設けられる複数のスイッチＭＯＳＦＥＴ
を含む。これらのスイッチＭＯＳＦＥＴのゲートは、順
次１６個ずつ共通結合され、ＹアドレスデコーダＹＤか
ら対応するビット線選択信号が供給される。Ｙアドレス
デコーダＹＤには、ＹアドレスバッファＹＢからｊ＋１
ビットの内部アドレス信号Ｙ０〜Ｙｊが供給され、Ｙア
ドレスバッファＹＢには、シングルチップマイクロコン
ピュータの図示されないメモリ制御回路からアドレス入
力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜
ＡＹｊが供給される。
ット線は、ＹスイッチＹＳの対応するスイッチＭＯＳＦ
ＥＴに結合され、このＹスイッチＹＳを介して１６本ず
つ選択的に共通データ線ＣＤ０〜ＣＤ１５に接続され
る。ＹスイッチＹＳは、メモリアレイＭＡＲＹの各ビッ
ト線に対応して設けられる複数のスイッチＭＯＳＦＥＴ
を含む。これらのスイッチＭＯＳＦＥＴのゲートは、順
次１６個ずつ共通結合され、ＹアドレスデコーダＹＤか
ら対応するビット線選択信号が供給される。Ｙアドレス
デコーダＹＤには、ＹアドレスバッファＹＢからｊ＋１
ビットの内部アドレス信号Ｙ０〜Ｙｊが供給され、Ｙア
ドレスバッファＹＢには、シングルチップマイクロコン
ピュータの図示されないメモリ制御回路からアドレス入
力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜
ＡＹｊが供給される。
【００２１】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成し、ＹアドレスデコーダＹＤに供給する。Ｙアド
レスデコーダＹＤは、ＹアドレスバッファＹＢから供給
される内部アドレス信号Ｙ０〜Ｙｊをデコードして、対
応するビット線選択信号を択一的にハイレベルの選択状
態とする。ＹスイッチＹＳを構成するスイッチＭＯＳＦ
ＥＴは、対応するビット線選択信号がハイレベルとされ
ることで１６個ずつ選択的にオン状態とされ、メモリア
レイＭＡＲＹの対応する１６本のビット線と共通データ
線ＣＤ０〜ＣＤ１５とを選択的に接続状態とする。
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成し、ＹアドレスデコーダＹＤに供給する。Ｙアド
レスデコーダＹＤは、ＹアドレスバッファＹＢから供給
される内部アドレス信号Ｙ０〜Ｙｊをデコードして、対
応するビット線選択信号を択一的にハイレベルの選択状
態とする。ＹスイッチＹＳを構成するスイッチＭＯＳＦ
ＥＴは、対応するビット線選択信号がハイレベルとされ
ることで１６個ずつ選択的にオン状態とされ、メモリア
レイＭＡＲＹの対応する１６本のビット線と共通データ
線ＣＤ０〜ＣＤ１５とを選択的に接続状態とする。
【００２２】共通データ線ＣＤ０〜ＣＤ１５は、リード
アンプＲＡの対応する単位リードアンプの入力端子に結
合される。これらの単位リードアンプには、周波数電圧
変換回路ＦＶＣから制御電圧ＶＧが共通に供給され、そ
の出力端子は、データ出力バッファＯＢの対応する単位
回路の入力端子に結合される。データ出力バッファＯＢ
の各単位回路には、タイミング発生回路ＴＧから内部制
御信号ＯＥが共通に供給され、その出力端子は、対応す
るデータ出力端子Ｄ０〜Ｄ１５に結合される。周波数電
圧変換回路ＦＶＣには、クロック発生回路ＣＰＧから内
部クロック信号ＣＰが供給され、タイミング発生回路Ｔ
Ｇから内部制御信号ＣＥが供給される。なお、内部制御
信号ＣＥは、ＲＯＭイネーブル信号ＲＯＥＮの立ち上が
りを受けて選択的にハイレベルとされ、内部制御信号Ｏ
Ｅは、ＲＯＭ出力イネーブル信号ＲＯＯＥの立ち上がり
を受けて選択的にハイレベルとされる。
アンプＲＡの対応する単位リードアンプの入力端子に結
合される。これらの単位リードアンプには、周波数電圧
変換回路ＦＶＣから制御電圧ＶＧが共通に供給され、そ
の出力端子は、データ出力バッファＯＢの対応する単位
回路の入力端子に結合される。データ出力バッファＯＢ
の各単位回路には、タイミング発生回路ＴＧから内部制
御信号ＯＥが共通に供給され、その出力端子は、対応す
るデータ出力端子Ｄ０〜Ｄ１５に結合される。周波数電
圧変換回路ＦＶＣには、クロック発生回路ＣＰＧから内
部クロック信号ＣＰが供給され、タイミング発生回路Ｔ
Ｇから内部制御信号ＣＥが供給される。なお、内部制御
信号ＣＥは、ＲＯＭイネーブル信号ＲＯＥＮの立ち上が
りを受けて選択的にハイレベルとされ、内部制御信号Ｏ
Ｅは、ＲＯＭ出力イネーブル信号ＲＯＯＥの立ち上がり
を受けて選択的にハイレベルとされる。
【００２３】周波数電圧変換回路ＦＶＣは、クロック発
生回路ＣＰＧから供給される内部クロック信号ＣＰとタ
イミング発生回路ＴＧから供給される内部制御信号ＣＥ
とをもとに所定の制御電圧ＶＧを形成し、リードアンプ
ＲＡの各単位リードアンプに供給する。この実施例にお
いて、周波数電圧変換回路ＦＶＣから出力される制御電
圧ＶＧの電位は、リードオンリーメモリＲＯＭが非選択
状態とされ内部制御信号ＣＥがロウレベルとされると
き、回路の接地電位のようなロウレベルに固定され、リ
ードオンリーメモリＲＯＭが選択状態とされ内部制御信
号ＣＥがハイレベルとされるとき、内部クロック信号Ｃ
Ｐの周波数に比例して選択的に高く又は低くされる。こ
れにより、制御電圧ＶＧの電位は、図３に示されるよう
に、シングルチップマイクロコンピュータが高速モード
とされ内部クロック信号ＣＰの周波数が比較的高いＦ１
とされるとき比較的高い電位ＶＧ１とされ、シングルチ
ップマイクロコンピュータが低速モードとされ内部クロ
ック信号ＣＰの周波数が比較的低いＦ２とされるとき比
較的低い電位ＶＧ２とする。
生回路ＣＰＧから供給される内部クロック信号ＣＰとタ
イミング発生回路ＴＧから供給される内部制御信号ＣＥ
とをもとに所定の制御電圧ＶＧを形成し、リードアンプ
ＲＡの各単位リードアンプに供給する。この実施例にお
いて、周波数電圧変換回路ＦＶＣから出力される制御電
圧ＶＧの電位は、リードオンリーメモリＲＯＭが非選択
状態とされ内部制御信号ＣＥがロウレベルとされると
き、回路の接地電位のようなロウレベルに固定され、リ
ードオンリーメモリＲＯＭが選択状態とされ内部制御信
号ＣＥがハイレベルとされるとき、内部クロック信号Ｃ
Ｐの周波数に比例して選択的に高く又は低くされる。こ
れにより、制御電圧ＶＧの電位は、図３に示されるよう
に、シングルチップマイクロコンピュータが高速モード
とされ内部クロック信号ＣＰの周波数が比較的高いＦ１
とされるとき比較的高い電位ＶＧ１とされ、シングルチ
ップマイクロコンピュータが低速モードとされ内部クロ
ック信号ＣＰの周波数が比較的低いＦ２とされるとき比
較的低い電位ＶＧ２とする。
【００２４】リードアンプＲＡは、共通データ線ＣＤ０
〜ＣＤ１５に対応して設けられる１６個の単位リードア
ンプＵＲＡ０〜ＵＲＡ１５を備える。これらの単位リー
ドアンプは、制御電圧ＶＧが比較的高い電位ＶＧ１又は
比較的低い電位ＶＧ２とされるとき選択的に動作状態と
され、メモリアレイＭＡＲＹの選択された１６個のメモ
リセルから対応する共通データ線ＣＤ０〜ＣＤ１５を介
して出力される読み出し電流を電圧信号に変換し、増幅
する。単位リードアンプＵＲＡ０〜ＵＲＡ１５の出力信
号つまり読み出し信号ＲＯ０〜ＲＯ１５は、データ出力
バッファＯＢの対応する単位回路に供給される。なお、
リードアンプＲＡの具体的構成及び動作ならびにその特
徴については、後で詳細に説明する。
〜ＣＤ１５に対応して設けられる１６個の単位リードア
ンプＵＲＡ０〜ＵＲＡ１５を備える。これらの単位リー
ドアンプは、制御電圧ＶＧが比較的高い電位ＶＧ１又は
比較的低い電位ＶＧ２とされるとき選択的に動作状態と
され、メモリアレイＭＡＲＹの選択された１６個のメモ
リセルから対応する共通データ線ＣＤ０〜ＣＤ１５を介
して出力される読み出し電流を電圧信号に変換し、増幅
する。単位リードアンプＵＲＡ０〜ＵＲＡ１５の出力信
号つまり読み出し信号ＲＯ０〜ＲＯ１５は、データ出力
バッファＯＢの対応する単位回路に供給される。なお、
リードアンプＲＡの具体的構成及び動作ならびにその特
徴については、後で詳細に説明する。
【００２５】データ出力バッファＯＢは、リードアンプ
ＲＡの単位リードアンプＵＲＡ０〜ＵＲＡ１５に対応し
て設けられる１６個の単位回路を備える。これらの単位
回路は、内部制御信号ＯＥがハイレベルとされることで
選択的にかつ一斉に動作状態とされ、リードアンプＲＡ
の対応する単位リードアンプから出力される読み出し信
号ＲＯ０〜ＲＯ１５をさらに増幅して、対応するデータ
出力端子Ｄ０〜Ｄ１５を介して図示されないメモリ制御
回路に出力する。
ＲＡの単位リードアンプＵＲＡ０〜ＵＲＡ１５に対応し
て設けられる１６個の単位回路を備える。これらの単位
回路は、内部制御信号ＯＥがハイレベルとされることで
選択的にかつ一斉に動作状態とされ、リードアンプＲＡ
の対応する単位リードアンプから出力される読み出し信
号ＲＯ０〜ＲＯ１５をさらに増幅して、対応するデータ
出力端子Ｄ０〜Ｄ１５を介して図示されないメモリ制御
回路に出力する。
【００２６】タイミング発生回路ＴＧは、シングルチッ
プマイクロコンピュータのメモリ制御回路から起動制御
信号として供給されるＲＯＭイネーブル信号ＲＯＥＮ及
びＲＯＭ出力イネーブル信号ＲＯＯＥをもとに、上記各
種の内部制御信号を形成し、リードオンリーメモリＲＯ
Ｍの各部に供給する。
プマイクロコンピュータのメモリ制御回路から起動制御
信号として供給されるＲＯＭイネーブル信号ＲＯＥＮ及
びＲＯＭ出力イネーブル信号ＲＯＯＥをもとに、上記各
種の内部制御信号を形成し、リードオンリーメモリＲＯ
Ｍの各部に供給する。
【００２７】図４には、図２のリードオンリーメモリＲ
ＯＭに含まれるリードアンプＲＡの一実施例の回路図が
示されている。同図をもとに、この実施例のシングルチ
ップマイクロコンピュータのリードオンリーメモリＲＯ
Ｍに含まれるリードアンプＲＡの具体的構成及び動作と
この実施例のシングルチップマイクロコンピュータの特
徴について説明する。なお、同図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であり、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。
ＯＭに含まれるリードアンプＲＡの一実施例の回路図が
示されている。同図をもとに、この実施例のシングルチ
ップマイクロコンピュータのリードオンリーメモリＲＯ
Ｍに含まれるリードアンプＲＡの具体的構成及び動作と
この実施例のシングルチップマイクロコンピュータの特
徴について説明する。なお、同図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であり、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。
【００２８】図４において、リードアンプＲＡは、共通
データ線ＣＤ０〜ＣＤ１５に対応して設けられる１６個
の単位リードアンプＵＲＡ０〜ＵＲＡ１５を備える。こ
れらの単位リードアンプは、単位リードアンプＵＲＡ０
に代表して示されるように、電流センス回路ＣＳ及び差
動増幅回路ＤＡをそれぞれ備える。このうち、電流セン
ス回路ＣＳの入力端子は、各単位リードアンプの入力端
子として対応する共通データ線ＣＤ０〜ＣＤ１５に結合
され、差動増幅回路ＤＡの非反転出力信号は、各単位リ
ードアンプの出力信号つまり読み出し信号ＲＯ０〜ＲＯ
１５としてデータ出力バッファＯＢの対応する単位回路
に供給される。
データ線ＣＤ０〜ＣＤ１５に対応して設けられる１６個
の単位リードアンプＵＲＡ０〜ＵＲＡ１５を備える。こ
れらの単位リードアンプは、単位リードアンプＵＲＡ０
に代表して示されるように、電流センス回路ＣＳ及び差
動増幅回路ＤＡをそれぞれ備える。このうち、電流セン
ス回路ＣＳの入力端子は、各単位リードアンプの入力端
子として対応する共通データ線ＣＤ０〜ＣＤ１５に結合
され、差動増幅回路ＤＡの非反転出力信号は、各単位リ
ードアンプの出力信号つまり読み出し信号ＲＯ０〜ＲＯ
１５としてデータ出力バッファＯＢの対応する単位回路
に供給される。
【００２９】単位リードアンプＵＲＡ０〜ＵＲＡ１５の
電流センス回路ＣＳは、メモリアレイＭＡＲＹの選択さ
れた１６個のメモリセルから対応する共通データ線ＣＤ
０〜ＣＤ１５を介して出力される読み出し電流を電圧信
号つまりその出力信号ＶＳ０〜ＶＳ１５に変換して、対
応する差動増幅回路ＤＡに伝達する。この実施例におい
て、電流センス回路ＣＳの出力信号ＶＳ０〜ＶＳ１５の
電位は、特に制限されないが、選択されたメモリセルが
論理“０”のデータを保持するものとされ対応する共通
データ線ＣＤ０〜ＣＤ１５に比較的大きな読み出し電流
が流されるとき比較的高いハイレベルとされ、選択され
たメモリセルが論理“１”のデータを保持するものとさ
れ対応する共通データ線ＣＤ０〜ＣＤ１５に比較的小さ
な読み出し電流が流されるとき比較的低いロウレベルと
される。
電流センス回路ＣＳは、メモリアレイＭＡＲＹの選択さ
れた１６個のメモリセルから対応する共通データ線ＣＤ
０〜ＣＤ１５を介して出力される読み出し電流を電圧信
号つまりその出力信号ＶＳ０〜ＶＳ１５に変換して、対
応する差動増幅回路ＤＡに伝達する。この実施例におい
て、電流センス回路ＣＳの出力信号ＶＳ０〜ＶＳ１５の
電位は、特に制限されないが、選択されたメモリセルが
論理“０”のデータを保持するものとされ対応する共通
データ線ＣＤ０〜ＣＤ１５に比較的大きな読み出し電流
が流されるとき比較的高いハイレベルとされ、選択され
たメモリセルが論理“１”のデータを保持するものとさ
れ対応する共通データ線ＣＤ０〜ＣＤ１５に比較的小さ
な読み出し電流が流されるとき比較的低いロウレベルと
される。
【００３０】次に、差動増幅回路ＤＡは、Ｎチャンネル
型の一対の差動ＭＯＳＦＥＴＮ１及びＮ２を含む。これ
らの差動ＭＯＳＦＥＴのドレインは、一対のＰチャンネ
ルＭＯＳＦＥＴＰ１及びＰ２を介して回路の電源電圧に
結合され、その共通結合されたソースは、Ｎチャンネル
ＭＯＳＦＥＴＮ３を介して回路の接地電位に結合され
る。差動ＭＯＳＦＥＴＮ１のゲートには、図示されない
定電圧発生回路から所定の基準電位ＶＲが供給され、差
動ＭＯＳＦＥＴＮ２のゲートには、対応する電流センス
回路ＣＳの出力信号ＶＳ０〜ＶＳ１５がそれぞれ供給さ
れる。また、ＭＯＳＦＥＴＰ１及びＰ２のゲートは、共
通結合された後ＭＯＳＦＥＴＰ１のドレインに共通結合
され、ＭＯＳＦＥＴＮ３のゲートには、前記制御電圧Ｖ
Ｇが供給される。なお、基準電位ＶＲは、電流センス回
路ＣＳの出力信号ＶＳ０〜ＶＳ１５のハイレベル及びロ
ウレベルのほぼ中間レベルとされる。
型の一対の差動ＭＯＳＦＥＴＮ１及びＮ２を含む。これ
らの差動ＭＯＳＦＥＴのドレインは、一対のＰチャンネ
ルＭＯＳＦＥＴＰ１及びＰ２を介して回路の電源電圧に
結合され、その共通結合されたソースは、Ｎチャンネル
ＭＯＳＦＥＴＮ３を介して回路の接地電位に結合され
る。差動ＭＯＳＦＥＴＮ１のゲートには、図示されない
定電圧発生回路から所定の基準電位ＶＲが供給され、差
動ＭＯＳＦＥＴＮ２のゲートには、対応する電流センス
回路ＣＳの出力信号ＶＳ０〜ＶＳ１５がそれぞれ供給さ
れる。また、ＭＯＳＦＥＴＰ１及びＰ２のゲートは、共
通結合された後ＭＯＳＦＥＴＰ１のドレインに共通結合
され、ＭＯＳＦＥＴＮ３のゲートには、前記制御電圧Ｖ
Ｇが供給される。なお、基準電位ＶＲは、電流センス回
路ＣＳの出力信号ＶＳ０〜ＶＳ１５のハイレベル及びロ
ウレベルのほぼ中間レベルとされる。
【００３１】これにより、ＭＯＳＦＥＴＰ１及びＰ２
は、差動ＭＯＳＦＥＴＮ１及びＮ２に対するアクティブ
負荷として作用し、ＭＯＳＦＥＴＮ３は、差動ＭＯＳＦ
ＥＴＮ１及びＮ２に対して制御電圧ＶＧに従った所定の
動作電流を与える駆動ＭＯＳＦＥＴとして作用する。差
動ＭＯＳＦＥＴＮ２のドレイン電位は、差動増幅回路Ｄ
Ａの非反転出力信号つまり読み出し信号ＲＯ０〜ＲＯ１
５として、データ出力バッファＯＢの対応する単位回路
に供給される。この結果、単位リードアンプＵＲＡ０〜
ＵＲＡ１５の出力信号つまり読み出し信号ＲＯ０〜ＲＯ
１５は、対応するメモリセルの保持データつまりは対応
する電流センス回路ＣＳの出力信号ＶＳ０〜ＶＳ１５に
従って選択的にハイレベル又はロウレベルとされる。
は、差動ＭＯＳＦＥＴＮ１及びＮ２に対するアクティブ
負荷として作用し、ＭＯＳＦＥＴＮ３は、差動ＭＯＳＦ
ＥＴＮ１及びＮ２に対して制御電圧ＶＧに従った所定の
動作電流を与える駆動ＭＯＳＦＥＴとして作用する。差
動ＭＯＳＦＥＴＮ２のドレイン電位は、差動増幅回路Ｄ
Ａの非反転出力信号つまり読み出し信号ＲＯ０〜ＲＯ１
５として、データ出力バッファＯＢの対応する単位回路
に供給される。この結果、単位リードアンプＵＲＡ０〜
ＵＲＡ１５の出力信号つまり読み出し信号ＲＯ０〜ＲＯ
１５は、対応するメモリセルの保持データつまりは対応
する電流センス回路ＣＳの出力信号ＶＳ０〜ＶＳ１５に
従って選択的にハイレベル又はロウレベルとされる。
【００３２】すなわち、メモリアレイＭＡＲＹの選択さ
れたメモリセルが論理“０”のデータを保持し対応する
電流センス回路ＣＳの出力信号ＶＳ０〜ＶＳ１５が基準
電位ＶＲより高いハイレベルとされるとき、差動増幅回
路ＤＡでは、対応する差動ＭＯＳＦＥＴＮ２がオン状態
とされ、差動ＭＯＳＦＥＴＮ１はオフ状態とされる。こ
のため、差動ＭＯＳＦＥＴＮ２のドレイン電位つまり読
み出し信号ＲＯ０〜ＲＯ１５は、所定のロウレベルとさ
れる。一方、選択されたメモリセルが論理“１”のデー
タを保持し対応する電流センス回路ＣＳの出力信号ＶＳ
０〜ＶＳ１５が基準電位ＶＲより低いロウレベルとされ
るとき、差動増幅回路ＤＡでは、対応する差動ＭＯＳＦ
ＥＴＮ２がオフ状態とされ、代わって差動ＭＯＳＦＥＴ
Ｎ１がオン状態とされる。このため、差動ＭＯＳＦＥＴ
Ｎ２のドレイン電位つまり読み出し信号ＲＯ０〜ＲＯ１
５は、所定のハイレベルとされる。
れたメモリセルが論理“０”のデータを保持し対応する
電流センス回路ＣＳの出力信号ＶＳ０〜ＶＳ１５が基準
電位ＶＲより高いハイレベルとされるとき、差動増幅回
路ＤＡでは、対応する差動ＭＯＳＦＥＴＮ２がオン状態
とされ、差動ＭＯＳＦＥＴＮ１はオフ状態とされる。こ
のため、差動ＭＯＳＦＥＴＮ２のドレイン電位つまり読
み出し信号ＲＯ０〜ＲＯ１５は、所定のロウレベルとさ
れる。一方、選択されたメモリセルが論理“１”のデー
タを保持し対応する電流センス回路ＣＳの出力信号ＶＳ
０〜ＶＳ１５が基準電位ＶＲより低いロウレベルとされ
るとき、差動増幅回路ＤＡでは、対応する差動ＭＯＳＦ
ＥＴＮ２がオフ状態とされ、代わって差動ＭＯＳＦＥＴ
Ｎ１がオン状態とされる。このため、差動ＭＯＳＦＥＴ
Ｎ２のドレイン電位つまり読み出し信号ＲＯ０〜ＲＯ１
５は、所定のハイレベルとされる。
【００３３】ところで、単位リードアンプＵＲＡ０〜Ｕ
ＲＡ１５の駆動ＭＯＳＦＥＴＮ３のゲートに供給される
制御電圧ＶＧの電位は、前述のように、シングルチップ
マイクロコンピュータが高速モードとされるとき比較的
高い電位ＶＧ１とされ、低速モードとされるとき比較的
低い電位ＶＧ２とされる。シングルチップマイクロコン
ピュータが高速モードとされ制御電圧ＶＧが比較的高い
電位ＶＧ１とされるとき、単位リードアンプＵＲＡ０〜
ＵＲＡ１５では駆動ＭＯＳＦＥＴＮ３が比較的強いオン
状態となり、比較的大きな動作電流を流す。このため、
差動増幅回路ＤＡの消費電力は比較的大きくなるもの
の、差動増幅回路ＤＡによる読み出し信号の増幅動作は
高速化され、これによってリードアンプＲＡひいてはシ
ングルチップマイクロコンピュータの高速性が確保され
る。
ＲＡ１５の駆動ＭＯＳＦＥＴＮ３のゲートに供給される
制御電圧ＶＧの電位は、前述のように、シングルチップ
マイクロコンピュータが高速モードとされるとき比較的
高い電位ＶＧ１とされ、低速モードとされるとき比較的
低い電位ＶＧ２とされる。シングルチップマイクロコン
ピュータが高速モードとされ制御電圧ＶＧが比較的高い
電位ＶＧ１とされるとき、単位リードアンプＵＲＡ０〜
ＵＲＡ１５では駆動ＭＯＳＦＥＴＮ３が比較的強いオン
状態となり、比較的大きな動作電流を流す。このため、
差動増幅回路ＤＡの消費電力は比較的大きくなるもの
の、差動増幅回路ＤＡによる読み出し信号の増幅動作は
高速化され、これによってリードアンプＲＡひいてはシ
ングルチップマイクロコンピュータの高速性が確保され
る。
【００３４】一方、シングルチップマイクロコンピュー
タが低速モードとされ制御電圧ＶＧが比較的低い電位Ｖ
Ｇ２とされるとき、単位リードアンプＵＲＡ０〜ＵＲＡ
１５では駆動ＭＯＳＦＥＴＮ３が比較的弱いオン状態と
なり、差動増幅回路ＤＡに対して比較的小さな動作電流
を流す。このため、差動増幅回路ＤＡによる読み出し信
号の増幅動作はやや遅くなるものの、差動増幅回路ＤＡ
の消費電力は相応して小さくなり、これによってリード
アンプＲＡひいてはシングルチップマイクロコンピュー
タの低消費電力性が確保される。これらの結果、高速モ
ードにおいて重要視される高速性と低速モードにおいて
重要視される低消費電力性とをあわせて確保したシング
ルチップマイクロコンピュータを実現できるものとな
る。
タが低速モードとされ制御電圧ＶＧが比較的低い電位Ｖ
Ｇ２とされるとき、単位リードアンプＵＲＡ０〜ＵＲＡ
１５では駆動ＭＯＳＦＥＴＮ３が比較的弱いオン状態と
なり、差動増幅回路ＤＡに対して比較的小さな動作電流
を流す。このため、差動増幅回路ＤＡによる読み出し信
号の増幅動作はやや遅くなるものの、差動増幅回路ＤＡ
の消費電力は相応して小さくなり、これによってリード
アンプＲＡひいてはシングルチップマイクロコンピュー
タの低消費電力性が確保される。これらの結果、高速モ
ードにおいて重要視される高速性と低速モードにおいて
重要視される低消費電力性とをあわせて確保したシング
ルチップマイクロコンピュータを実現できるものとな
る。
【００３５】以上の本実施例に示されるように、この発
明をリードオンリーメモリを内蔵しかつ高速モード及び
低速モードを有するシングルチップマイクロコンピュー
タ等の半導体装置に適用することで、次のような作用効
果が得られる。すなわち、 （１）リードオンリーメモリを内蔵しかつ高速モード及
び低速モードを有するシングルチップマイクロコンピュ
ータ等に、その出力電位がクロック信号の周波数に比例
して変化される周波数電圧変換回路を設け、この周波数
電圧変換回路の出力電圧を、リードオンリーメモリに含
まれる複数の単位リードアンプの駆動ＭＯＳＦＥＴのゲ
ートに制御電圧として供給することで、高速モードにお
いては、制御電圧の電位を高くしてリードアンプを高速
動作させ、低速モードにおいては、制御電圧の電位を低
くしてリードアンプの動作電流を削減することができる
という効果が得られる。 （２）上記（１）項により、高速モードにおける高速性
と低速モードにおける低消費電力性とをあわせて確保し
たシングルチップマイクロコンピュータ等を実現するこ
とができるという効果が得られる。
明をリードオンリーメモリを内蔵しかつ高速モード及び
低速モードを有するシングルチップマイクロコンピュー
タ等の半導体装置に適用することで、次のような作用効
果が得られる。すなわち、 （１）リードオンリーメモリを内蔵しかつ高速モード及
び低速モードを有するシングルチップマイクロコンピュ
ータ等に、その出力電位がクロック信号の周波数に比例
して変化される周波数電圧変換回路を設け、この周波数
電圧変換回路の出力電圧を、リードオンリーメモリに含
まれる複数の単位リードアンプの駆動ＭＯＳＦＥＴのゲ
ートに制御電圧として供給することで、高速モードにお
いては、制御電圧の電位を高くしてリードアンプを高速
動作させ、低速モードにおいては、制御電圧の電位を低
くしてリードアンプの動作電流を削減することができる
という効果が得られる。 （２）上記（１）項により、高速モードにおける高速性
と低速モードにおける低消費電力性とをあわせて確保し
たシングルチップマイクロコンピュータ等を実現するこ
とができるという効果が得られる。
【００３６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タの低速モードという名称は、例えば低消費電力モード
に置き換えることができる。また、シングルチップマイ
クロコンピュータは、高速モード及び低速モードを選択
的に指定するためのモード制御信号を備えることができ
る。この場合、リードオンリーメモリＲＯＭの各単位リ
ードアンプの駆動ＭＯＳＦＥＴＮ３のゲートに供給され
る制御電圧ＶＧの電位を、上記モード制御信号によって
選択的に切り換えればよい。ランダムアクセスメモリＲ
ＡＭは、リードアンプＲＡと同様に、差動増幅回路なら
びに駆動ＭＯＳＦＥＴを含む複数の単位リードアンプを
備えることができる。この場合、ランダムアクセスメモ
リＲＡＭの駆動ＭＯＳＦＥＴのゲートに供給される制御
電圧についても同様な電位切り換えを実施し、シングル
チップマイクロコンピュータの高速モードにおける高速
性ならびに低速モードにおける低消費電力性を推進する
ことができる。シングルチップマイクロコンピュータの
内部バスＩＢＵＳのビット構成は、３２ビット又は６４
ビット構成を採ることができる。この場合、リードアン
プＲＡに設けられる単位リードアンプの数は相応して多
くなり、この発明の効果はより大きなものとなる。シン
グルチップマイクロコンピュータは、タイマー回路ＴＩ
ＭやシリアルコミュニケーションインタフェースＳＣＩ
を備えることを必須条件とはしないし、そのブロック構
成は種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タの低速モードという名称は、例えば低消費電力モード
に置き換えることができる。また、シングルチップマイ
クロコンピュータは、高速モード及び低速モードを選択
的に指定するためのモード制御信号を備えることができ
る。この場合、リードオンリーメモリＲＯＭの各単位リ
ードアンプの駆動ＭＯＳＦＥＴＮ３のゲートに供給され
る制御電圧ＶＧの電位を、上記モード制御信号によって
選択的に切り換えればよい。ランダムアクセスメモリＲ
ＡＭは、リードアンプＲＡと同様に、差動増幅回路なら
びに駆動ＭＯＳＦＥＴを含む複数の単位リードアンプを
備えることができる。この場合、ランダムアクセスメモ
リＲＡＭの駆動ＭＯＳＦＥＴのゲートに供給される制御
電圧についても同様な電位切り換えを実施し、シングル
チップマイクロコンピュータの高速モードにおける高速
性ならびに低速モードにおける低消費電力性を推進する
ことができる。シングルチップマイクロコンピュータの
内部バスＩＢＵＳのビット構成は、３２ビット又は６４
ビット構成を採ることができる。この場合、リードアン
プＲＡに設けられる単位リードアンプの数は相応して多
くなり、この発明の効果はより大きなものとなる。シン
グルチップマイクロコンピュータは、タイマー回路ＴＩ
ＭやシリアルコミュニケーションインタフェースＳＣＩ
を備えることを必須条件とはしないし、そのブロック構
成は種々の実施形態を採りうる。
【００３７】図２において、メモリアレイＭＡＲＹは、
例えば出力データＤ０〜Ｄ１５に対応して複数のサブメ
モリアレイに分割できる。また、メモリアレイＭＡＲＹ
を構成するメモリセルは、例えばその配線の一部が選択
的に形成されることによって選択的に論理“０”又は論
理“１”のデータを保持するものとしてもよい。周波数
電圧変換回路ＦＶＣは、リードオンリーメモリＲＯＭの
外に設けてもよいし、電流源となる駆動ＭＯＳＦＥＴを
含む複数のブロックにより共有することもできる。リー
ドオンリーメモリＲＯＭのブロック構成や起動制御信号
及びアドレス信号の組み合わせ等は、この実施例による
制約を受けない。
例えば出力データＤ０〜Ｄ１５に対応して複数のサブメ
モリアレイに分割できる。また、メモリアレイＭＡＲＹ
を構成するメモリセルは、例えばその配線の一部が選択
的に形成されることによって選択的に論理“０”又は論
理“１”のデータを保持するものとしてもよい。周波数
電圧変換回路ＦＶＣは、リードオンリーメモリＲＯＭの
外に設けてもよいし、電流源となる駆動ＭＯＳＦＥＴを
含む複数のブロックにより共有することもできる。リー
ドオンリーメモリＲＯＭのブロック構成や起動制御信号
及びアドレス信号の組み合わせ等は、この実施例による
制約を受けない。
【００３８】図３において、周波数電圧変換回路ＦＶＣ
の出力特性は、直線的であることを必須条件としない。
図４において、メモリアレイＭＡＲＹの選択されたメモ
リセルの保持データと電流センス回路ＣＳの出力信号Ｖ
Ｓ０〜ＶＳ１５の論理レベルとの関係は、読み出し信号
ＲＯ０〜ＲＯ１５が差動増幅回路ＤＡの差動ＭＯＳＦＥ
ＴＮ１のドレイン電位として出力されることを条件に反
転してもよい。また、制御電圧ＶＧの電位が内部クロッ
ク信号ＣＰの周波数によってのみ制御される場合には、
駆動ＭＯＳＦＥＴＮ３と直列に、内部制御信号ＣＥに従
って選択的にオン状態とされるもう一つの駆動ＭＯＳＦ
ＥＴを設ければよい。単位リードアンプＵＲＡ０〜ＵＲ
Ａ１５は、ＭＯＳＦＥＴに代えてバイポーラトランジス
タを基本に構成することができる。この場合、やはり電
流源となるトランジスタのベースに供給される制御電圧
の電位を動作モードに応じて選択的に切り換えればよ
い。単位リードアンプＵＲＡ０〜ＵＲＡ１５の具体的な
回路構成や電源電圧の極性ならびにＭＯＳＦＥＴの導電
型等は、種々の実施形態を採りうる。
の出力特性は、直線的であることを必須条件としない。
図４において、メモリアレイＭＡＲＹの選択されたメモ
リセルの保持データと電流センス回路ＣＳの出力信号Ｖ
Ｓ０〜ＶＳ１５の論理レベルとの関係は、読み出し信号
ＲＯ０〜ＲＯ１５が差動増幅回路ＤＡの差動ＭＯＳＦＥ
ＴＮ１のドレイン電位として出力されることを条件に反
転してもよい。また、制御電圧ＶＧの電位が内部クロッ
ク信号ＣＰの周波数によってのみ制御される場合には、
駆動ＭＯＳＦＥＴＮ３と直列に、内部制御信号ＣＥに従
って選択的にオン状態とされるもう一つの駆動ＭＯＳＦ
ＥＴを設ければよい。単位リードアンプＵＲＡ０〜ＵＲ
Ａ１５は、ＭＯＳＦＥＴに代えてバイポーラトランジス
タを基本に構成することができる。この場合、やはり電
流源となるトランジスタのベースに供給される制御電圧
の電位を動作モードに応じて選択的に切り換えればよ
い。単位リードアンプＵＲＡ０〜ＵＲＡ１５の具体的な
回路構成や電源電圧の極性ならびにＭＯＳＦＥＴの導電
型等は、種々の実施形態を採りうる。
【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、リードオンリーメモリとして単体で形成されるもの
や電流源となるバイポーラトランジスタを含むＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路
ならびにＥＣＬ回路を基本構成とする論理集積回路装置
等にも適用できる。この発明は、少なくとも電流源とな
るトランジスタを含む半導体装置に広く適用できる。
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、リードオンリーメモリとして単体で形成されるもの
や電流源となるバイポーラトランジスタを含むＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路
ならびにＥＣＬ回路を基本構成とする論理集積回路装置
等にも適用できる。この発明は、少なくとも電流源とな
るトランジスタを含む半導体装置に広く適用できる。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、リードオンリーメモリを内蔵
しかつ高速モード及び低速モードを有するシングルチッ
プマイクロコンピュータ等に、その出力電位がクロック
信号の周波数に比例して変化される周波数電圧変換回路
を設け、この周波数電圧変換回路の出力電圧を、リード
オンリーメモリに含まれる複数の単位リードアンプの駆
動ＭＯＳＦＥＴのゲートに制御電圧として供給すること
で、高速モードにおいては、制御電圧の電位を高くして
リードアンプを高速動作させ、低速モードにおいては、
制御電圧の電位を低くしてリードアンプの動作電流を削
減することができる。これにより、高速モードにおいて
重要視される高速性と低速モードにおいて重要視される
低消費電力性とをあわせて確保したシングルチップマイ
クロコンピュータ等を実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、リードオンリーメモリを内蔵
しかつ高速モード及び低速モードを有するシングルチッ
プマイクロコンピュータ等に、その出力電位がクロック
信号の周波数に比例して変化される周波数電圧変換回路
を設け、この周波数電圧変換回路の出力電圧を、リード
オンリーメモリに含まれる複数の単位リードアンプの駆
動ＭＯＳＦＥＴのゲートに制御電圧として供給すること
で、高速モードにおいては、制御電圧の電位を高くして
リードアンプを高速動作させ、低速モードにおいては、
制御電圧の電位を低くしてリードアンプの動作電流を削
減することができる。これにより、高速モードにおいて
重要視される高速性と低速モードにおいて重要視される
低消費電力性とをあわせて確保したシングルチップマイ
クロコンピュータ等を実現することができる。
【図１】この発明が適用されたシングルチップマイクロ
コンピュータの一実施例を示すブロック図である。
コンピュータの一実施例を示すブロック図である。
【図２】図１のシングルチップマイクロコンピュータに
含まれるリードオンリーメモリの一実施例を示すブロッ
ク図である。
含まれるリードオンリーメモリの一実施例を示すブロッ
ク図である。
【図３】図２のリードオンリーメモリに含まれる周波数
電圧変換回路の一実施例を示す出力特性図である。
電圧変換回路の一実施例を示す出力特性図である。
【図４】図２のリードオンリーメモリに含まれるリード
アンプの一実施例を示す回路図である。
アンプの一実施例を示す回路図である。
ＣＰＵ・・・中央処理装置、ＣＰＧ・・・クロック発生
回路、ＩＢＵＳ・・・内部バス、ＲＡＭ・・・ランダム
アクセスメモリ、ＲＯＭ・・・リードオンリーメモリ、
ＴＩＭ・・・タイマー回路、ＳＣＩ・・・シリアルコミ
ュニケーションインタフェース。ＭＡＲＹ・・・メモリ
アレイ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘ
アドレスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・
Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、
ＲＡ・・・リードアンプ、ＯＢ・・・データ出力バッフ
ァ、ＦＶＣ・・・周波数電圧変換回路、ＴＧ・・・タイ
ミング発生回路。ＵＲＡ０〜ＵＲＡ１５・・・単位リー
ドアンプ、ＣＳ・・・電流センス回路、ＤＡ・・・差動
増幅回路、Ｐ１〜Ｐ２・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｎ１〜Ｎ３・・・ＮチャンネルＭＯＳＦＥＴ。
回路、ＩＢＵＳ・・・内部バス、ＲＡＭ・・・ランダム
アクセスメモリ、ＲＯＭ・・・リードオンリーメモリ、
ＴＩＭ・・・タイマー回路、ＳＣＩ・・・シリアルコミ
ュニケーションインタフェース。ＭＡＲＹ・・・メモリ
アレイ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘ
アドレスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・
Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、
ＲＡ・・・リードアンプ、ＯＢ・・・データ出力バッフ
ァ、ＦＶＣ・・・周波数電圧変換回路、ＴＧ・・・タイ
ミング発生回路。ＵＲＡ０〜ＵＲＡ１５・・・単位リー
ドアンプ、ＣＳ・・・電流センス回路、ＤＡ・・・差動
増幅回路、Ｐ１〜Ｐ２・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｎ１〜Ｎ３・・・ＮチャンネルＭＯＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｆ 8427−4Ｍ
Claims (4)
- 【請求項１】 そのゲート又はベースに所定の制御電圧
を受けることで電流源として作用するトランジスタを含
み、上記制御電圧の電位が動作モードに応じて選択的に
変化されることを特徴とする半導体装置。 - 【請求項２】 上記半導体装置は、高速モード及び低速
モードを有するものであって、上記制御電圧の電位は、
上記高速モードにおいて上記トランジスタを介して流さ
れる電流の値が比較的大きくなるべく設定され、上記低
速モードにおいて上記トランジスタを介して流される電
流の値が比較的小さくなるべく設定されるものであるこ
とを特徴とする請求項１の半導体装置。 - 【請求項３】 上記半導体装置は、リードオンリーメモ
リを内蔵するシングルチップマイクロコンピュータであ
り、上記リードオンリーメモリは、複数のリードアンプ
を具備するものであって、上記トランジスタは、上記リ
ードアンプの差動増幅回路に所定の動作電流を与えるた
めの駆動ＭＯＳＦＥＴであることを特徴とする請求項１
又は請求項２の半導体装置。 - 【請求項４】 上記半導体装置は、そのクロック信号の
周波数が高く又は低くされることでそれぞれ選択的に上
記高速モード又は低速モードとされるものであって、上
記リードオンリーメモリは、上記クロック信号の周波数
に応じて上記制御電圧の電位を選択的に切り換える周波
数電圧変換回路を備えるものであることを特徴とする請
求項１，請求項２又は請求項３の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7527493A JPH06259986A (ja) | 1993-03-09 | 1993-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7527493A JPH06259986A (ja) | 1993-03-09 | 1993-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259986A true JPH06259986A (ja) | 1994-09-16 |
Family
ID=13571494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7527493A Pending JPH06259986A (ja) | 1993-03-09 | 1993-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259986A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249837B1 (en) | 1996-10-29 | 2001-06-19 | Hitachi, Ltd. | Memory with plurality of blocks each accessed selectively with either one of two operational modes to reduce current dissipation using values of register bits set by an instruction signal |
| WO2011106056A1 (en) * | 2010-02-23 | 2011-09-01 | Rambus Inc. | Methods and circuits for dynamically scaling dram power and performance |
| US10658012B2 (en) | 2012-09-06 | 2020-05-19 | Ovonyx Memory Technology, Llc | Apparatus and methods to provide power management for memory devices |
| CN113948134A (zh) * | 2020-07-17 | 2022-01-18 | 华邦电子股份有限公司 | 存储装置及其输入输出缓冲控制方法 |
| US11742307B2 (en) | 2004-07-30 | 2023-08-29 | Ovonyx Memory Technology, Llc | Semiconductor memory device structure |
-
1993
- 1993-03-09 JP JP7527493A patent/JPH06259986A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249837B1 (en) | 1996-10-29 | 2001-06-19 | Hitachi, Ltd. | Memory with plurality of blocks each accessed selectively with either one of two operational modes to reduce current dissipation using values of register bits set by an instruction signal |
| US11742307B2 (en) | 2004-07-30 | 2023-08-29 | Ovonyx Memory Technology, Llc | Semiconductor memory device structure |
| WO2011106056A1 (en) * | 2010-02-23 | 2011-09-01 | Rambus Inc. | Methods and circuits for dynamically scaling dram power and performance |
| JP2013520759A (ja) * | 2010-02-23 | 2013-06-06 | ラムバス・インコーポレーテッド | Ｄｒａｍの電力および性能を動的にスケーリングするための方法および回路 |
| US9256376B2 (en) | 2010-02-23 | 2016-02-09 | Rambus Inc. | Methods and circuits for dynamically scaling DRAM power and performance |
| US10658012B2 (en) | 2012-09-06 | 2020-05-19 | Ovonyx Memory Technology, Llc | Apparatus and methods to provide power management for memory devices |
| US11114135B2 (en) | 2012-09-06 | 2021-09-07 | Ovonyx Memory Technology, Llc | Apparatus and methods to provide power management for memory devices |
| US11670343B2 (en) | 2012-09-06 | 2023-06-06 | Ovonyx Memory Technology, Llc | Apparatus and methods to provide power management for memory devices |
| CN113948134A (zh) * | 2020-07-17 | 2022-01-18 | 华邦电子股份有限公司 | 存储装置及其输入输出缓冲控制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2586187B2 (ja) | 半導体記憶装置 | |
| KR950010306B1 (ko) | 반도체 기억장치 | |
| JPS62287499A (ja) | 半導体メモリ装置 | |
| JPH06259986A (ja) | 半導体装置 | |
| JPH0315278B2 (ja) | ||
| JPH05127872A (ja) | 半導体集積回路 | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JPH07130184A (ja) | 半導体装置 | |
| JPH06195977A (ja) | 半導体記憶装置 | |
| JPH06162765A (ja) | 半導体記憶装置 | |
| JPH07153273A (ja) | 半導体集積回路装置 | |
| JPH03214659A (ja) | 電界効果形半導体装置の電源電圧設定部 | |
| JP3291117B2 (ja) | 半導体記憶装置 | |
| JPH02244479A (ja) | 半導体メモリ装置 | |
| JPH06119793A (ja) | 読み出し専用記憶装置 | |
| JPH11328952A (ja) | 半導体集積回路装置 | |
| JP2515706B2 (ja) | マイクロコンピュ―タ | |
| JP2605867B2 (ja) | 半導体メモリ回路 | |
| JPH05129555A (ja) | 半導体記憶装置 | |
| JPH0750098A (ja) | 半導体記憶装置 | |
| JPH06243685A (ja) | 半導体装置 | |
| JPH0831176A (ja) | 半導体記憶装置 | |
| JP2594652B2 (ja) | 半導体記憶回路 | |
| JP2549235B2 (ja) | 半導体記憶装置 | |
| JPH0831175A (ja) | 半導体記憶装置 |