JPH0626245B2 - 相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法 - Google Patents
相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法Info
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- JPH0626245B2 JPH0626245B2 JP61006848A JP684886A JPH0626245B2 JP H0626245 B2 JPH0626245 B2 JP H0626245B2 JP 61006848 A JP61006848 A JP 61006848A JP 684886 A JP684886 A JP 684886A JP H0626245 B2 JPH0626245 B2 JP H0626245B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
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-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、溝を用いて形成する相補型絶縁ゲート電界効
果トランジスタおよびその製造方法に関するものであ
る。
果トランジスタおよびその製造方法に関するものであ
る。
相補型絶縁ゲート電界効果トランジスタ（以下ＣＭＯＳ
と略す）は、低消費電力，雑音余裕度が大きいという長
所を有するため現在その使用分野が急速に広がってい
る。しかしながらＣＭＯＳは第３図に示すように深いウ
ェル領域５２を有するため広い分離領域５３が必要であ
りこれがＣＭＯＳの微細化を難しくし、高集積化する際
の大きな問題点となっている。
と略す）は、低消費電力，雑音余裕度が大きいという長
所を有するため現在その使用分野が急速に広がってい
る。しかしながらＣＭＯＳは第３図に示すように深いウ
ェル領域５２を有するため広い分離領域５３が必要であ
りこれがＣＭＯＳの微細化を難しくし、高集積化する際
の大きな問題点となっている。
従来、ＣＭＯＳの高集積化を達成するために様々な方法
が試みられている。たとえば、国際固体素子会議（Inte
rnational Electron Devices Meeting）１９８２年、２
３７〜２４０ページにディープ・トレンチ・アイソレー
テッド・シーモス・デバイセス（DEEP TRENCH ISOLATED
CMOS DEVICES）と題して発表された論文においては、
第４図に示した如く深いウェル領域を分離するために溝
を設けこの溝を二酸化ケイ素膜６３，６５および多結晶
シリコン６４で埋めて分離領域を形成し、分離領域幅の
微細化をはかったものが示されている。
が試みられている。たとえば、国際固体素子会議（Inte
rnational Electron Devices Meeting）１９８２年、２
３７〜２４０ページにディープ・トレンチ・アイソレー
テッド・シーモス・デバイセス（DEEP TRENCH ISOLATED
CMOS DEVICES）と題して発表された論文においては、
第４図に示した如く深いウェル領域を分離するために溝
を設けこの溝を二酸化ケイ素膜６３，６５および多結晶
シリコン６４で埋めて分離領域を形成し、分離領域幅の
微細化をはかったものが示されている。
しかしながら、このように溝を設けて微細化を行なった
ＣＭＯＳをさらに微細にするには、シリコン基板上に形
成されたゲート電極の微細化をしなくてはならない。し
かしゲート電極を微細化していった場合には、チャンネ
ル長が短くなりショートチャンネル効果が顕著に現われ
るという問題点がある。
ＣＭＯＳをさらに微細にするには、シリコン基板上に形
成されたゲート電極の微細化をしなくてはならない。し
かしゲート電極を微細化していった場合には、チャンネ
ル長が短くなりショートチャンネル効果が顕著に現われ
るという問題点がある。
本発明の目的は、このような従来の問題点を除去せしめ
て高集積化に適した微細なＣＭＯＳおよびその製造方法
を提供することにある。
て高集積化に適した微細なＣＭＯＳおよびその製造方法
を提供することにある。
本発明の第１の発明の相補型絶縁ゲート電界効果トラン
ジスタは、第一導電型半導体基板に設けた第１溝の溝底
ほぼ中央部に設けた第２の溝に埋め込まれた絶縁膜によ
り形成された分離領域と、前記第１，第２溝により分離
された前記第一導電型半導体基板の一方に該第一導電型
半導体基板との接合の深さが該第２溝の深さよりも浅く
なるように形成された第１の第二導電型不純物層と、前
記第１溝内の第一導電型半導体基板側壁およびその対向
した側壁に形成されたゲート絶縁膜と、前記第一導電型
半導体基板および前記第１の第二導電型不純物層とは該
ゲート絶縁膜を介して接するように前記第１溝側壁に沿
って形成されたゲート電極と、前記第２溝によって分離
された前記第１溝底部の前記第一導電型半導体基板側に
形成された第２の第二導電型不純物層およびもう一方の
第１の第二導電型不純物層側に形成された第１の第一導
電型不純物層と、前記第１，第２溝によって分離された
第一導電型半導体基板表面に前記ゲート絶縁膜に端部が
接するように形成された第３の第二導電型不純物層と、
第１，第２溝によって分離された前記第１の第二導電型
不純物層の表面に前記ゲート絶縁膜に端部が接するよう
に形成された第２の第一導電型不純物層と、前記ゲート
電極表面を被うように形成された絶縁膜と、該絶縁膜を
介して前記ゲート電極と接しかつ前記第１溝底部に形成
された第２の第二導電型不純物層および第１の第一導電
型不純物層とは前記第１溝底部において接触しさらに前
記第１溝を埋めるように形成された電極とを含んで構成
される。
ジスタは、第一導電型半導体基板に設けた第１溝の溝底
ほぼ中央部に設けた第２の溝に埋め込まれた絶縁膜によ
り形成された分離領域と、前記第１，第２溝により分離
された前記第一導電型半導体基板の一方に該第一導電型
半導体基板との接合の深さが該第２溝の深さよりも浅く
なるように形成された第１の第二導電型不純物層と、前
記第１溝内の第一導電型半導体基板側壁およびその対向
した側壁に形成されたゲート絶縁膜と、前記第一導電型
半導体基板および前記第１の第二導電型不純物層とは該
ゲート絶縁膜を介して接するように前記第１溝側壁に沿
って形成されたゲート電極と、前記第２溝によって分離
された前記第１溝底部の前記第一導電型半導体基板側に
形成された第２の第二導電型不純物層およびもう一方の
第１の第二導電型不純物層側に形成された第１の第一導
電型不純物層と、前記第１，第２溝によって分離された
第一導電型半導体基板表面に前記ゲート絶縁膜に端部が
接するように形成された第３の第二導電型不純物層と、
第１，第２溝によって分離された前記第１の第二導電型
不純物層の表面に前記ゲート絶縁膜に端部が接するよう
に形成された第２の第一導電型不純物層と、前記ゲート
電極表面を被うように形成された絶縁膜と、該絶縁膜を
介して前記ゲート電極と接しかつ前記第１溝底部に形成
された第２の第二導電型不純物層および第１の第一導電
型不純物層とは前記第１溝底部において接触しさらに前
記第１溝を埋めるように形成された電極とを含んで構成
される。
また、本発明の第２の発明の相補型絶縁ゲート電界効果
トランジスタの製造方法は、第一導電型半導体基板上に
第１の溝を設け、該第１の溝の側壁を絶縁膜で被う工程
と、該溝を第一導電型半導体で埋める工程と、該第一導
電型半導体中に前記絶縁膜よりも浅くなるように第二導
電型不純物層を形成する工程と、前記絶縁膜をはさんで
いる前記第一導電型半導体基板および前記第一導電型半
導体上に前記絶縁膜および前記第二導電型不純物層より
も浅くしかも前記絶縁膜に接する第２，第３の溝を各々
形成する工程と、前記第一導電型半導体基板の表面およ
び前記第２の溝底部に各々第二導電型不純物層を形成す
る工程と、前記第一導電型半導体の表面および前記第３
の溝底部に各々第一導電型不純物層を形成する工程と、
前記絶縁膜を前記第２，第３の溝の深さまでエッチング
し第２，第３の溝を含んだ第４の溝を形成する工程と、
該第４の溝側壁にゲート絶縁膜を形成する工程と、この
ゲート絶縁膜に接ししかも第2、第3の溝底部とは絶縁膜
を介して接するゲート電極を形成する工程と、該ゲート
電極表面を絶縁膜物質で被う工程と、前記第２，第３の
溝底部を通して該溝底部に形成された前記第一，第二導
電型不純物層と接続しかつ前記第４の溝を埋めるように
導電性物質を形成する工程とを含んで構成される。
トランジスタの製造方法は、第一導電型半導体基板上に
第１の溝を設け、該第１の溝の側壁を絶縁膜で被う工程
と、該溝を第一導電型半導体で埋める工程と、該第一導
電型半導体中に前記絶縁膜よりも浅くなるように第二導
電型不純物層を形成する工程と、前記絶縁膜をはさんで
いる前記第一導電型半導体基板および前記第一導電型半
導体上に前記絶縁膜および前記第二導電型不純物層より
も浅くしかも前記絶縁膜に接する第２，第３の溝を各々
形成する工程と、前記第一導電型半導体基板の表面およ
び前記第２の溝底部に各々第二導電型不純物層を形成す
る工程と、前記第一導電型半導体の表面および前記第３
の溝底部に各々第一導電型不純物層を形成する工程と、
前記絶縁膜を前記第２，第３の溝の深さまでエッチング
し第２，第３の溝を含んだ第４の溝を形成する工程と、
該第４の溝側壁にゲート絶縁膜を形成する工程と、この
ゲート絶縁膜に接ししかも第2、第3の溝底部とは絶縁膜
を介して接するゲート電極を形成する工程と、該ゲート
電極表面を絶縁膜物質で被う工程と、前記第２，第３の
溝底部を通して該溝底部に形成された前記第一，第二導
電型不純物層と接続しかつ前記第４の溝を埋めるように
導電性物質を形成する工程とを含んで構成される。
以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の模式的断面図を示したもの
であり、第２図（ａ）〜（ｋ）は本発明の一実施例の製
造方法を説明するために工程順に示した模式的断面図で
ある。
第１図は本発明の一実施例の模式的断面図を示したもの
であり、第２図（ａ）〜（ｋ）は本発明の一実施例の製
造方法を説明するために工程順に示した模式的断面図で
ある。
第１図において、ＣＭＯＳのｎチャンネル，ｐチャンネ
ルのゲート絶縁膜２，３およびゲート電極４，５は各々
溝側壁に沿って形成され、ウェル領域１０は溝中に埋め
込まれた絶縁膜１１によって分離されている。ｎチャン
ネル，ｐチャンネルのドレイン，ソースは各々ｐ型シリ
コン基板１表面および溝底のｎ＋拡散層６，８，ｐ＋拡
散層７，９により形成されている。ＣＭＯＳの出力電極
は溝底でｎ＋拡散層６およびｐ＋拡散層９に接続しかつ
溝を埋めるように形成された導電性物質により形成され
ている。
ルのゲート絶縁膜２，３およびゲート電極４，５は各々
溝側壁に沿って形成され、ウェル領域１０は溝中に埋め
込まれた絶縁膜１１によって分離されている。ｎチャン
ネル，ｐチャンネルのドレイン，ソースは各々ｐ型シリ
コン基板１表面および溝底のｎ＋拡散層６，８，ｐ＋拡
散層７，９により形成されている。ＣＭＯＳの出力電極
は溝底でｎ＋拡散層６およびｐ＋拡散層９に接続しかつ
溝を埋めるように形成された導電性物質により形成され
ている。
次に、第２図（ａ）〜（ｋ）により一実施例の製造方法
を説明する。
を説明する。
まず、第２図（ａ）に示すように、ｐ型シリコン単結晶
基板２１上に熱酸化法により二酸化ケイ素膜２２を形成
し、次に溝形成領域以外をレジスト２３で被覆する。
基板２１上に熱酸化法により二酸化ケイ素膜２２を形成
し、次に溝形成領域以外をレジスト２３で被覆する。
次に、第２図（ｂ）に示すように、前記レジスト２３を
マスクとして反応性イオンエッチング（ＲＩＥ）技術を
用いて二酸化ケイ素膜２２およびシリコン基板２１をエ
ッチング除去して溝を形成し、次にＣＶＤ法により厚い
二酸化ケイ素膜２４を全面に堆積する。
マスクとして反応性イオンエッチング（ＲＩＥ）技術を
用いて二酸化ケイ素膜２２およびシリコン基板２１をエ
ッチング除去して溝を形成し、次にＣＶＤ法により厚い
二酸化ケイ素膜２４を全面に堆積する。
次に、第２図（ｃ）に示すように、ＲＩＥ技術を用いて
二酸化ケイ素膜２４をエッチングして溝側壁にのみ二酸
化ケイ素膜２４′を残した後、選択エピタキシャル成長
技術によりシリコン基板表面にのみシリコン基板２１と
同一導電型の単結晶シリコン層（エピタキシャル層）２
５を成長させて溝を埋め、さらに熱酸化法によりエピタ
キシャル層２５表面を二酸化ケイ素膜２６で被覆する。
二酸化ケイ素膜２４をエッチングして溝側壁にのみ二酸
化ケイ素膜２４′を残した後、選択エピタキシャル成長
技術によりシリコン基板表面にのみシリコン基板２１と
同一導電型の単結晶シリコン層（エピタキシャル層）２
５を成長させて溝を埋め、さらに熱酸化法によりエピタ
キシャル層２５表面を二酸化ケイ素膜２６で被覆する。
次に、第２図（ｄ）に示すように、エピタキシャル層２
５以外の領域をレジスト２７を被い、次にイオン注入法
によりｎ型不純物をレジスト２７をマスクにしてエピタ
キシャル層２５表面に打ち込みｎ型不純物層２８を形成
する。
５以外の領域をレジスト２７を被い、次にイオン注入法
によりｎ型不純物をレジスト２７をマスクにしてエピタ
キシャル層２５表面に打ち込みｎ型不純物層２８を形成
する。
次に、第２図（ｅ）に示すように、レジスト２７を除去
し、次に高温熱処理を行なって不純物層２８のｎ型不純
物をエピタキシャル層２５内に押し込んでｎウェル領域
２９を形成した後、二酸化ケイ素膜２４′形成領域およ
びその周辺領域以外をレジスト３０で被い、しかる後Ｒ
ＩＥ技術を用いて二酸化ケイ素膜２６およびシリコン基
板２１エピタキシャル層２５をエッチングして溝Ａ３
１，Ｂ３２を形成する。なお、溝Ａ３１，Ｂ３２はｎウ
ェル領域２９よりも浅く形成する。
し、次に高温熱処理を行なって不純物層２８のｎ型不純
物をエピタキシャル層２５内に押し込んでｎウェル領域
２９を形成した後、二酸化ケイ素膜２４′形成領域およ
びその周辺領域以外をレジスト３０で被い、しかる後Ｒ
ＩＥ技術を用いて二酸化ケイ素膜２６およびシリコン基
板２１エピタキシャル層２５をエッチングして溝Ａ３
１，Ｂ３２を形成する。なお、溝Ａ３１，Ｂ３２はｎウ
ェル領域２９よりも浅く形成する。
次に、第２図（ｆ）に示すように、レジスト３０を除去
した後熱酸化法により溝Ａ３１，Ｂ３２内の内壁に薄い
二酸化ケイ素膜３３を形成し、さらにエピタキシャル層
２５および溝Ｂ３２表面をレジスト３４で被い、次にイ
オン注入法によりシリコン基板２１表面および溝Ａ３１
底部に各々ｎ型不純物を打ち込み、ｎ＋拡散層３５，３
６を形成する。
した後熱酸化法により溝Ａ３１，Ｂ３２内の内壁に薄い
二酸化ケイ素膜３３を形成し、さらにエピタキシャル層
２５および溝Ｂ３２表面をレジスト３４で被い、次にイ
オン注入法によりシリコン基板２１表面および溝Ａ３１
底部に各々ｎ型不純物を打ち込み、ｎ＋拡散層３５，３
６を形成する。
次に、第２図（ｇ）に示すように、レジスト３４を除去
した後、シリコン基板表面２１および溝Ａ３１表面をレ
ジスト３７で被い、次にイオン注入法によりエピタキシ
ャル層２５表面および溝Ｂ３２底部に各々ｐ型不純物を
打ち込み、ｐ＋拡散層３８，３９を形成する。
した後、シリコン基板表面２１および溝Ａ３１表面をレ
ジスト３７で被い、次にイオン注入法によりエピタキシ
ャル層２５表面および溝Ｂ３２底部に各々ｐ型不純物を
打ち込み、ｐ＋拡散層３８，３９を形成する。
次に、第２図（ｈ）に示すように、レジスト４０を全面
に塗布した後、絶縁性塗布物４１を全面に塗布し、次に
二酸化ケィ素膜２４′領域およびその周辺領域を除いて
レジスト４２を塗布する。
に塗布した後、絶縁性塗布物４１を全面に塗布し、次に
二酸化ケィ素膜２４′領域およびその周辺領域を除いて
レジスト４２を塗布する。
次に、第２図（ｉ）に示すように、レジスト４２をマス
クにＲＩＥ技術を用いて絶縁性塗布物４１をエッチング
し、次に、絶縁性塗布物４１をマスクにＲＩＥ技術を用
いてレジスト４０を二酸化ケイ素膜２４′の表面までエ
ッチングし、しかる後二酸化ケイ素膜２４′をＲＩＥ技
術を用いて溝Ａ３１，Ｂ３２の底部までエッチングす
る。
クにＲＩＥ技術を用いて絶縁性塗布物４１をエッチング
し、次に、絶縁性塗布物４１をマスクにＲＩＥ技術を用
いてレジスト４０を二酸化ケイ素膜２４′の表面までエ
ッチングし、しかる後二酸化ケイ素膜２４′をＲＩＥ技
術を用いて溝Ａ３１，Ｂ３２の底部までエッチングす
る。
次に、第２図（ｊ）に示すように、レジスト４０および
二酸化ケイ素膜３３を各々除去し、次に、熱酸化法によ
り溝Ａ３１，Ｂ３２の内壁にゲート酸化膜４３を形成し
た後、ＣＶＤ法により低抵抗多結晶シリコンを全面に堆
積し、その後ＲＩＥ技術を用いて多結晶シリコンをエッ
チングして前記溝Ａ３１，Ｂ３２の側壁にのみ該多結晶
シリコンを残してゲート電極４４とし、しかる後熱酸化
法により該ゲート電極４４を酸化しその表面に二酸化ケ
イ素膜４５を形成する。
二酸化ケイ素膜３３を各々除去し、次に、熱酸化法によ
り溝Ａ３１，Ｂ３２の内壁にゲート酸化膜４３を形成し
た後、ＣＶＤ法により低抵抗多結晶シリコンを全面に堆
積し、その後ＲＩＥ技術を用いて多結晶シリコンをエッ
チングして前記溝Ａ３１，Ｂ３２の側壁にのみ該多結晶
シリコンを残してゲート電極４４とし、しかる後熱酸化
法により該ゲート電極４４を酸化しその表面に二酸化ケ
イ素膜４５を形成する。
次に、第２図（ｋ）に示すように、ＲＩＥ技術を用いて
溝Ａ３１，Ｂ３２の底部の二酸化ケイ素膜をエッチング
除去した後、導電性物質４６を堆積して溝Ａ３１，Ｂ３
２を埋める。導電性物質４６としてはタングステン，モ
リブデン，チタン等があり、またその堆積方法としては
ＣＶＤ，スパッタ蒸着およびバイアススパッタ法があ
る。
溝Ａ３１，Ｂ３２の底部の二酸化ケイ素膜をエッチング
除去した後、導電性物質４６を堆積して溝Ａ３１，Ｂ３
２を埋める。導電性物質４６としてはタングステン，モ
リブデン，チタン等があり、またその堆積方法としては
ＣＶＤ，スパッタ蒸着およびバイアススパッタ法があ
る。
本発明によれば、ｎチャンネル，ｐチャンネルの両ゲー
ト電極を一つの溝中に形成しているため、ゲート電極を
シリコン基板表面に形成していた従来のＣＭＯＳ構造に
比べ表面積を著しく小さくすることが可能となる。さら
にｎチャンネル，ｐチャンネルの両チャンネル長は溝
Ａ，Ｂの深さにより決まる。このため微細ＣＭＯＳにお
いても十分な溝の深さを確保することにより、ショート
チャンネル効果の心配がないという利点がある。
ト電極を一つの溝中に形成しているため、ゲート電極を
シリコン基板表面に形成していた従来のＣＭＯＳ構造に
比べ表面積を著しく小さくすることが可能となる。さら
にｎチャンネル，ｐチャンネルの両チャンネル長は溝
Ａ，Ｂの深さにより決まる。このため微細ＣＭＯＳにお
いても十分な溝の深さを確保することにより、ショート
チャンネル効果の心配がないという利点がある。
以上述べたように本発明によれば、高集積化に適した微
細なＣＭＯＳおよびその製造方法を容易に得ることがで
きる。
細なＣＭＯＳおよびその製造方法を容易に得ることがで
きる。
第１図は本発明の一実施例の模式的断面図、第２図
（ａ）〜（ｋ）は本発明の一実施例の製造方法を説明す
るために工程順に示した模式的断面図、第３図は従来の
ＣＭＯＳの一例の模式的断面図、第４図は従来のＣＭＯ
Ｓにおける溝型分離構造の模式的断面図である。 １，２１，５１，６１……ｐ型シリコン基板、２，３，
４３……ゲート絶縁膜、４，５，４４，５４，５５……
ゲート電極、６，８，３５，３６，５７……ｎ＋拡散
層、７，９，３８，３９，５６……ｐ＋拡散層、１０，
２９，５２，６２……ｎウェル領域、１１……絶縁物、
１２，４６……導電性物質、２２，２４，２４′，２
６，３３，４５，６３，６５……二酸化ケィ素膜、２
３，２７，３０，３４，４０，４２……レジスト、２５
……エピタキシャル層、２８……不純物層、３１，３２
……溝、４１……絶縁性塗布物、５３……分離領域、６
４……多結晶シリコン。
（ａ）〜（ｋ）は本発明の一実施例の製造方法を説明す
るために工程順に示した模式的断面図、第３図は従来の
ＣＭＯＳの一例の模式的断面図、第４図は従来のＣＭＯ
Ｓにおける溝型分離構造の模式的断面図である。 １，２１，５１，６１……ｐ型シリコン基板、２，３，
４３……ゲート絶縁膜、４，５，４４，５４，５５……
ゲート電極、６，８，３５，３６，５７……ｎ＋拡散
層、７，９，３８，３９，５６……ｐ＋拡散層、１０，
２９，５２，６２……ｎウェル領域、１１……絶縁物、
１２，４６……導電性物質、２２，２４，２４′，２
６，３３，４５，６３，６５……二酸化ケィ素膜、２
３，２７，３０，３４，４０，４２……レジスト、２５
……エピタキシャル層、２８……不純物層、３１，３２
……溝、４１……絶縁性塗布物、５３……分離領域、６
４……多結晶シリコン。
Claims (2)
- 【請求項１】第一導電型半導体基板に設けた第1溝の溝
底ほぼ中央部に設けた第2の溝に埋め込まれた絶縁膜に
より形成された分離領域と、前記第1、第2溝により分離
された前記第一導電型半導体基板の一方に該第一導電型
半導体基板との接合の深さが前記第2溝の深さよりも浅
くなるように形成された第1の第二導電型不純物層と、
前記第1溝内の第一導電型半導体基板側壁およびその対
向した側壁に形成されたゲート絶縁膜と、前記第一導電
型半導体基板および前記第1の第二導電型不純物層とは
前記第1溝側壁において前記ゲート絶縁膜を介して接し
かつ前記第1溝底部において絶縁膜を介して接するよう
に前記第1溝側壁に沿って形成されたゲート電極と、前
記第2溝によって分離された前記第1溝底部の前記第一導
電型半導体基板側に形成された第2の第二導電型不純物
層およびもう一方の第1の第二導電型不純物層側に形成
された第1の第一導電型不純物層と、前記第1、第2溝に
よって分離された第一導電型半導体基板表面に前記ゲー
ト絶縁膜に端部が接するように形成された第3の第二導
電型不純物層と、第1、第2溝によって分離された前記第
1の第二導電型不純物層の表面に前記ゲート絶縁膜に端
部が接するように形成された第2の第一導電型不純物層
と、前記ゲート電極表面を被うように形成された絶縁膜
と、該絶縁膜を介して前記ゲート電極と接しかつ前記第
1溝底部に形成された第2の第二導電型不純物層および第
1の第一導電型不純物層とは前記第1溝底部の一部におい
て接触しさらに前記第1溝を埋めるように形成された電
極とを含むことを特徴とする相補型絶縁ゲート電界効果
トランジスタ。 - 【請求項２】第一導電型半導体基板上に第1の溝を設
け、該第1の溝の側壁を絶縁膜で被う工程と、該溝を第
一導電型半導体で埋める工程と、該第一導電型半導体中
に前記絶縁膜よりも浅くなるように第二導電型不純物層
を形成する工程と、前記絶縁膜をはさんでいる前記第一
導電型半導体基板および前記第一導電型半導体上に前記
絶縁膜および前記第二導電型不純物層よりも浅くしかも
前記絶縁膜に接する第2、第3の溝を各々形成する工程
と、前記第一導電型半導体基板の表面および前記第2の
溝底部に各々第二導電型不純物層を形成する工程と、前
記第一導電型半導体の表面および前記第3の溝底部に各
々第一導電型不純物層を形成する工程と、前記絶縁膜を
前記第2、第3の溝の深さまでエッチングし第2、第3の溝
を含んだ第4の溝を形成する工程と、該第4の溝側壁にゲ
ート絶縁膜を形成する工程と、このゲート絶縁膜に接し
しかも第2、第3の溝底部とは絶縁膜を介して接するゲー
トを形成する工程と、該ゲート電極表面を絶縁膜物質で
被う工程と、前記第2、第3の溝底部を通して該溝底部に
形成された前記第一、第二導電型不純物層と接続しかつ
前記第4の溝を埋めるように導電性物質を形成する工程
とを含むことを特徴とする相補型絶縁ゲート電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006848A JPH0626245B2 (ja) | 1986-01-14 | 1986-01-14 | 相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006848A JPH0626245B2 (ja) | 1986-01-14 | 1986-01-14 | 相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165356A JPS62165356A (ja) | 1987-07-21 |
| JPH0626245B2 true JPH0626245B2 (ja) | 1994-04-06 |
Family
ID=11649656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006848A Expired - Lifetime JPH0626245B2 (ja) | 1986-01-14 | 1986-01-14 | 相補型絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626245B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194437A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| US5021359A (en) * | 1988-06-21 | 1991-06-04 | Harris Corporation | Radiation hardened complementary transistor integrated circuits |
| JP2004158589A (ja) | 2002-11-06 | 2004-06-03 | Renesas Technology Corp | 半導体装置 |
-
1986
- 1986-01-14 JP JP61006848A patent/JPH0626245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165356A (ja) | 1987-07-21 |
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