JPH0626252B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0626252B2 JPH0626252B2 JP60273252A JP27325285A JPH0626252B2 JP H0626252 B2 JPH0626252 B2 JP H0626252B2 JP 60273252 A JP60273252 A JP 60273252A JP 27325285 A JP27325285 A JP 27325285A JP H0626252 B2 JPH0626252 B2 JP H0626252B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に、絶縁膜あるいは絶
縁基板等の絶縁体上の半導体に形成したMOSFETに関す
る。
縁基板等の絶縁体上の半導体に形成したMOSFETに関す
る。
従来の装置は第２図に示すごとく絶縁物であるサフアイ
ヤ基板１上の単結晶Ｓｉ２にソース・ドレイン領域をｎ
＋領域とし、チヤネル領域をｎ−としたDeep Depletion
型のMOSFETがある。(アイ イー イー イー トラン
ザクシヨン オン エレクトロン デバイス ボリユー
ム イーデイー １３ 第８４６〜８５５時（1966）参
照)この装置において、弱い反転領域動作（しきい値近
傍のゲート電圧での動作）ではチヤネルがｎ−領域全体
であるためキヤリアの移動度は大きいが、強い反転領域
（実際の使用時はこの領域での動作が主である）では単
結晶Ｓｉ２とゲート酸化膜（ゲート絶縁膜）３との界面
領域に発生する蓄積層がチヤネルとなる。したがつて、
キヤリヤはゲート酸化膜３方向に強く引かれ、ゲート酸
化膜３に衝突しながらチヤネル中を進むため、キヤリヤ
の移動度は小さくなる点が問題であつた。また、この様
なdeep depletion型のMOSFETでエンハンスメント形にす
るためには、ゲートの多結晶Ｓｉ４の電導形をチヤネル
領域と反対の電導型にしなければならない（ｎチヤネル
MOSFETの場合ではｐ＋）ため、工程が煩雑になるという
問題点もあつた。
ヤ基板１上の単結晶Ｓｉ２にソース・ドレイン領域をｎ
＋領域とし、チヤネル領域をｎ−としたDeep Depletion
型のMOSFETがある。(アイ イー イー イー トラン
ザクシヨン オン エレクトロン デバイス ボリユー
ム イーデイー １３ 第８４６〜８５５時（1966）参
照)この装置において、弱い反転領域動作（しきい値近
傍のゲート電圧での動作）ではチヤネルがｎ−領域全体
であるためキヤリアの移動度は大きいが、強い反転領域
（実際の使用時はこの領域での動作が主である）では単
結晶Ｓｉ２とゲート酸化膜（ゲート絶縁膜）３との界面
領域に発生する蓄積層がチヤネルとなる。したがつて、
キヤリヤはゲート酸化膜３方向に強く引かれ、ゲート酸
化膜３に衝突しながらチヤネル中を進むため、キヤリヤ
の移動度は小さくなる点が問題であつた。また、この様
なdeep depletion型のMOSFETでエンハンスメント形にす
るためには、ゲートの多結晶Ｓｉ４の電導形をチヤネル
領域と反対の電導型にしなければならない（ｎチヤネル
MOSFETの場合ではｐ＋）ため、工程が煩雑になるという
問題点もあつた。
尚、第２図で５は電極６はシリカである。
他の従来の装置として特開昭55−117281号公報に示され
るように化合物半導体を使用し、禁制帯幅の異なる二種
あるいはそれ以上の化合物半導体を接合（ヘテロ接合）
させ、伝導帯に凹部を形成しチヤネルとしている例があ
る。このように、チヤネルをゲート酸化あるいは絶縁膜
と半導体との界面ではなく、半導体の内部に形成させて
いるので、この従来例ではゲート電圧の高い動作領域で
ゲート酸化膜あるいは絶縁膜とキヤリヤが衝突しないた
め上記の従来例ほどキヤリヤの移動度が小さくなること
はない。しかしながら、化合物半導体でヘテロ接合を２
箇所も形成しなければならず、製造工程が非常に困難に
なると云う問題点があり、また、半導体と酸化膜との界
面ほどではないが、ヘテロ接合面で結晶性が乱れていた
り、凸凹が生じたりしているため、キヤリヤが散乱され
移動度が下がるという問題点もあつた。
るように化合物半導体を使用し、禁制帯幅の異なる二種
あるいはそれ以上の化合物半導体を接合（ヘテロ接合）
させ、伝導帯に凹部を形成しチヤネルとしている例があ
る。このように、チヤネルをゲート酸化あるいは絶縁膜
と半導体との界面ではなく、半導体の内部に形成させて
いるので、この従来例ではゲート電圧の高い動作領域で
ゲート酸化膜あるいは絶縁膜とキヤリヤが衝突しないた
め上記の従来例ほどキヤリヤの移動度が小さくなること
はない。しかしながら、化合物半導体でヘテロ接合を２
箇所も形成しなければならず、製造工程が非常に困難に
なると云う問題点があり、また、半導体と酸化膜との界
面ほどではないが、ヘテロ接合面で結晶性が乱れていた
り、凸凹が生じたりしているため、キヤリヤが散乱され
移動度が下がるという問題点もあつた。
また、最とも一般的な従来構造の表面チヤネル形MOSFET
では、先に述べたＳｉＯ２−Ｓｉ界面でのキヤリヤの衝
突による問題点ばかりでなく、キンク現象というドレイ
ン電流が折れ曲る悪い効果があつた。これなｎチヤネル
MOSFETの場合では、チヤネルが形成されるｐ層の電位が
固定されないため、この電位が動き、ｎｐｎのバイポー
ラトランジスタがオン状態となる現象である。この現象
が発生すると正常なMOSFET特性は得られない。
では、先に述べたＳｉＯ２−Ｓｉ界面でのキヤリヤの衝
突による問題点ばかりでなく、キンク現象というドレイ
ン電流が折れ曲る悪い効果があつた。これなｎチヤネル
MOSFETの場合では、チヤネルが形成されるｐ層の電位が
固定されないため、この電位が動き、ｎｐｎのバイポー
ラトランジスタがオン状態となる現象である。この現象
が発生すると正常なMOSFET特性は得られない。
本発明半導体装置の目的はキヤリヤが直接ゲート酸化膜
及いは絶縁膜で散乱されないようにした高速で信頼性の
高いMOSFETを提供することにある。
及いは絶縁膜で散乱されないようにした高速で信頼性の
高いMOSFETを提供することにある。
本発明の特徴とするところは、ゲート絶縁膜の下の半導
体領域にｐｎ接合を形成し、そのフエルミレベルの違い
により、伝導帯の壁を設けたことにある。
体領域にｐｎ接合を形成し、そのフエルミレベルの違い
により、伝導帯の壁を設けたことにある。
本発明の基本的な構造を絶縁物基板上の単結晶Ｓｉ中に
形成したｎチヤネルMOSFETを例にとり説明する。
形成したｎチヤネルMOSFETを例にとり説明する。
その断面図を第１図を示し、その原理を示すエネルギ準
位図を第３図に示す。
位図を第３図に示す。
尚、第２図と同一物、相当物には同一符号をつけてい
る。
る。
まず第１図に示す本MOSFETのオフ時の原理を説明する。
ゲートの下の単結晶Ｓｉ２中にはｐ・ｎ接合があるが、
第３図（ａ）に示すようにこの接合による拡散電位のた
めｎ−領域内では空乏層が底（絶縁物）まで広がつてピ
ンチオフしてしまうためキヤリヤが無くなりｎ−層には
電流が流れない。また、ゲート直下のｐ層内では、たと
え空乏層がゲート酸化膜３まで届かなくても、キヤリヤ
が流れるべき方向に逆方向のｐ・ｎ接合があるため電流
は流れない。したがつてゲート電極４が零電位の場合ソ
ース・ドレイン間はオフ状態となる。
ゲートの下の単結晶Ｓｉ２中にはｐ・ｎ接合があるが、
第３図（ａ）に示すようにこの接合による拡散電位のた
めｎ−領域内では空乏層が底（絶縁物）まで広がつてピ
ンチオフしてしまうためキヤリヤが無くなりｎ−層には
電流が流れない。また、ゲート直下のｐ層内では、たと
え空乏層がゲート酸化膜３まで届かなくても、キヤリヤ
が流れるべき方向に逆方向のｐ・ｎ接合があるため電流
は流れない。したがつてゲート電極４が零電位の場合ソ
ース・ドレイン間はオフ状態となる。
一方、アイイーデイーエム８４の第８０４〜８０７頁に
示されるように、伝導形のみが本発明と同様であつて
も、支持体側の単結晶Ｓｉが深い準位のドナ不純物で形
成された場合では、本発明の目的を達成することができ
ない。すなわち、第４図（ａ）に示すように、酸素等の
０．１５ｅＶ以上の深い準位を形成する不純物が多数添
加されたｎ−層ではフエルミレベルが禁制帯中央附近に
位置するため、このｐｎ接合により形成される拡散電位
は小さい。さらに、ｎ−層ではあるが深い準位を形成す
る不純物が多量に添加されているため空乏層が伸びず、
ピンチオフ状態にはならない。また、たとえ空乏層がＳ
ｉ端まで伸びたとしても深い準位を形成する不純物のた
め、再結合電流が発生しリーク電流が多量に流れる。以
上の理由により深い準位を形成する不純物により形成さ
れた層を使用した従来例では全く機能を達成することが
出来ない。
示されるように、伝導形のみが本発明と同様であつて
も、支持体側の単結晶Ｓｉが深い準位のドナ不純物で形
成された場合では、本発明の目的を達成することができ
ない。すなわち、第４図（ａ）に示すように、酸素等の
０．１５ｅＶ以上の深い準位を形成する不純物が多数添
加されたｎ−層ではフエルミレベルが禁制帯中央附近に
位置するため、このｐｎ接合により形成される拡散電位
は小さい。さらに、ｎ−層ではあるが深い準位を形成す
る不純物が多量に添加されているため空乏層が伸びず、
ピンチオフ状態にはならない。また、たとえ空乏層がＳ
ｉ端まで伸びたとしても深い準位を形成する不純物のた
め、再結合電流が発生しリーク電流が多量に流れる。以
上の理由により深い準位を形成する不純物により形成さ
れた層を使用した従来例では全く機能を達成することが
出来ない。
次にオン状態を説明する。ゲート電極４の正の電位を印
加すると、第３図（ｂ）に示すようにゲート酸化膜３近
傍の単結晶Ｓｉのバンドが押し上げられるが、ゲート酸
化膜３に接している領域がｐ形であるため拡散電位によ
り押し上げられ、伝導帯はＳｉ−ゲート酸化膜界面近傍
だけではなく、Ｓｉ層のほぼ全面に渡つて低いエネルギ
状態となる。この結果、この低いエネルギ状態の領域す
なわちＳｉ層のほぼ全面にキヤリヤが発生し、Ｓｉ層の
広い領域がチヤネルとなり、キヤリヤがゲート酸化膜３
と衝突する確率が減少し、蓄積状態（ゲート電圧が高い
場合）でも移動度が大きな値となる。この様に、ゲート
酸化膜３と単結晶Ｓｉ２の界面の数＋ÅのＳｉ層にキヤ
リヤ集中せず、ヘテロ接合の物理的接合領域に発生する
場合と異なり、化学的、電気的な接合であるｐ−ｎ接合
やＳｉ全量にキヤリヤが発生するのでキヤリヤの接合で
の散乱による移動度の減少は低減される。
加すると、第３図（ｂ）に示すようにゲート酸化膜３近
傍の単結晶Ｓｉのバンドが押し上げられるが、ゲート酸
化膜３に接している領域がｐ形であるため拡散電位によ
り押し上げられ、伝導帯はＳｉ−ゲート酸化膜界面近傍
だけではなく、Ｓｉ層のほぼ全面に渡つて低いエネルギ
状態となる。この結果、この低いエネルギ状態の領域す
なわちＳｉ層のほぼ全面にキヤリヤが発生し、Ｓｉ層の
広い領域がチヤネルとなり、キヤリヤがゲート酸化膜３
と衝突する確率が減少し、蓄積状態（ゲート電圧が高い
場合）でも移動度が大きな値となる。この様に、ゲート
酸化膜３と単結晶Ｓｉ２の界面の数＋ÅのＳｉ層にキヤ
リヤ集中せず、ヘテロ接合の物理的接合領域に発生する
場合と異なり、化学的、電気的な接合であるｐ−ｎ接合
やＳｉ全量にキヤリヤが発生するのでキヤリヤの接合で
の散乱による移動度の減少は低減される。
また、信頼性の点で考えると、従来構造MOSFETにおいて
ＩD−ＶD特性の飽和領域ではドレイン側のゲート領域に
おいて空乏層がチヤネルであるＳｉ表面にまで達してお
り、この領域に電界が集中して、キヤリヤが加速され、
電子なだれが発生し、大きな運動エネルギを持つたホツ
トエレクトロン（ホツトキヤリヤ）が発生する。このホ
ツトエレクトロンはゲート酸化膜中に入り込み、しきい
値電圧を変動させてしまい、信頼性をそこねるという問
題が発生している。
ＩD−ＶD特性の飽和領域ではドレイン側のゲート領域に
おいて空乏層がチヤネルであるＳｉ表面にまで達してお
り、この領域に電界が集中して、キヤリヤが加速され、
電子なだれが発生し、大きな運動エネルギを持つたホツ
トエレクトロン（ホツトキヤリヤ）が発生する。このホ
ツトエレクトロンはゲート酸化膜中に入り込み、しきい
値電圧を変動させてしまい、信頼性をそこねるという問
題が発生している。
一方本発明のMOSFET構造では上述したように、チヤネル
がＳｉ層の内部に広く形成されているため、ゲート酸化
膜−Ｓｉ界面の電界が集中している領域を流れる電流が
減少、ホツトキヤリヤが減少する。
がＳｉ層の内部に広く形成されているため、ゲート酸化
膜−Ｓｉ界面の電界が集中している領域を流れる電流が
減少、ホツトキヤリヤが減少する。
また、たとえ、ホツトキヤリヤが発生しても、ゲート酸
化膜３に接している領域で発生するホツトキヤリヤが少
ないため、ホツトキヤリヤがゲート酸化膜３中に飛び込
みしきい値電圧が変化する現象も少なくなり信頼性が向
上する。
化膜３に接している領域で発生するホツトキヤリヤが少
ないため、ホツトキヤリヤがゲート酸化膜３中に飛び込
みしきい値電圧が変化する現象も少なくなり信頼性が向
上する。
一方、深い準位が多数存在する従来例（IEDM84,ｐ８０
４〜ｐ８０７）では本発明の効果を達成できない。即
ち、第４図（ｂ）に示すように深い準位を形成する不純
物により形成されたｎ−層ではフエルミ準位が禁制帯の
中央附近に位置する。また、深い準位が多数存在するの
でこの領域では電界により発生した電子が深い準位に捕
獲される。このため、実際には、この深い準位により形
成されたｎ−層は電界により影響されず、ｐ層のゲート
酸化膜附近のバンドのみが押し上げられる。このため、
従来のMOSFETと同様キヤリヤがＳｉ−ゲート酸化膜中に
発生し、本発明のような効果を達成することができな
い。
４〜ｐ８０７）では本発明の効果を達成できない。即
ち、第４図（ｂ）に示すように深い準位を形成する不純
物により形成されたｎ−層ではフエルミ準位が禁制帯の
中央附近に位置する。また、深い準位が多数存在するの
でこの領域では電界により発生した電子が深い準位に捕
獲される。このため、実際には、この深い準位により形
成されたｎ−層は電界により影響されず、ｐ層のゲート
酸化膜附近のバンドのみが押し上げられる。このため、
従来のMOSFETと同様キヤリヤがＳｉ−ゲート酸化膜中に
発生し、本発明のような効果を達成することができな
い。
以上説明した様に本発明はゲートが形成される領域にｐ
−ｎ接合を形成することによりノーマリオフ化を容易に
し、オン状態ではキヤリヤとゲート酸化膜との衝突を防
止することを特徴としている。
−ｎ接合を形成することによりノーマリオフ化を容易に
し、オン状態ではキヤリヤとゲート酸化膜との衝突を防
止することを特徴としている。
また上述したように、キヤリヤがＳｉ層全層にわたつて
発生するため、電界の集中する領域を流れるキヤリヤは
従来構造に比べ少なくなり、発生するホツトキヤリヤの
数が少なくなり、チヤネル形成領域の電位を変化する割
合が少なくなる。また、たとえ、基板側のｎ−層にホツ
トキヤリヤが発生しても、この層はソース、ドレインに
つながつているため、この層に蓄積させることはなく、
寄生バイポーラをオンにする効果、すなわち、キンク効
果は発生しない。
発生するため、電界の集中する領域を流れるキヤリヤは
従来構造に比べ少なくなり、発生するホツトキヤリヤの
数が少なくなり、チヤネル形成領域の電位を変化する割
合が少なくなる。また、たとえ、基板側のｎ−層にホツ
トキヤリヤが発生しても、この層はソース、ドレインに
つながつているため、この層に蓄積させることはなく、
寄生バイポーラをオンにする効果、すなわち、キンク効
果は発生しない。
実施例１ 本発明の実施例を第５図を使用し説明する。先ず、
（ａ）に示すように、石英基板１上に多結晶Ｓｉを０．
４μｍ堆積させた後帯溶融再結晶化法により多結晶Ｓｉ
を単結晶化する。次に、（ｂ）に示すように、MOSFETを
形成する領域を残し、他の単結晶Ｓｉ２を酸化する。次
にＰ（リン）を加速電圧１２５ｋＶで打ち込み、不純物
濃度１〜３×１０16ケ／cm3とする。次に（ｃ）の如く
酸化工程により、ゲート酸化膜３を５００Å形成し、次
に、加速電圧７５ｋＶで１×１０12cm-2ＢＦ２（ボロ
ン）をイオン打ち込みゲート酸化膜３から約０．１５μ
ｍのみをｐ形とする。次に、（ｄ）に示すように、多結
晶Ｓｉを形成しリン処理することにより多結晶Ｓｉを低
抵抗化する。次に、ホトリソグラフイ技術によりゲート
領域の多結晶Ｓｉ及び、配線領域となる多結晶Ｓｉ４を
残し、他の多結晶Ｓｉを除去した後、ｐイオンを打ち込
みソース・ドレイン領域を形成する。次に、（ｅ）に示
すように酸化膜を堆積させた後、コンタクト領域の酸化
膜に穴をあけＡｌ膜を形成する。
（ａ）に示すように、石英基板１上に多結晶Ｓｉを０．
４μｍ堆積させた後帯溶融再結晶化法により多結晶Ｓｉ
を単結晶化する。次に、（ｂ）に示すように、MOSFETを
形成する領域を残し、他の単結晶Ｓｉ２を酸化する。次
にＰ（リン）を加速電圧１２５ｋＶで打ち込み、不純物
濃度１〜３×１０16ケ／cm3とする。次に（ｃ）の如く
酸化工程により、ゲート酸化膜３を５００Å形成し、次
に、加速電圧７５ｋＶで１×１０12cm-2ＢＦ２（ボロ
ン）をイオン打ち込みゲート酸化膜３から約０．１５μ
ｍのみをｐ形とする。次に、（ｄ）に示すように、多結
晶Ｓｉを形成しリン処理することにより多結晶Ｓｉを低
抵抗化する。次に、ホトリソグラフイ技術によりゲート
領域の多結晶Ｓｉ及び、配線領域となる多結晶Ｓｉ４を
残し、他の多結晶Ｓｉを除去した後、ｐイオンを打ち込
みソース・ドレイン領域を形成する。次に、（ｅ）に示
すように酸化膜を堆積させた後、コンタクト領域の酸化
膜に穴をあけＡｌ膜を形成する。
このＡｌ膜をホトリソグラフイ技術により配線領域５を
形成した後、水素を含む雰囲気中でアニールする。
形成した後、水素を含む雰囲気中でアニールする。
なお、イオン打ち込み層等の活性化はプロセス全般の熱
プロセスにより達成される。
プロセスにより達成される。
以上の工程により形成したｎMOSFETの特性を調べたとこ
ろ、リーク電流は０．１ｐＡ／μｍ以下であり、電界効
果移動度も９００cm2／Ｖ・Ｓと大きな値を示した。ま
たホツトキヤリヤとなるボデイ電流は１０ｐＡ／μｍと
従来の素子に比べ３桁以下の値となり、ホツトキヤリヤ
にも従来構造に比べ充分強いことが分つた。
ろ、リーク電流は０．１ｐＡ／μｍ以下であり、電界効
果移動度も９００cm2／Ｖ・Ｓと大きな値を示した。ま
たホツトキヤリヤとなるボデイ電流は１０ｐＡ／μｍと
従来の素子に比べ３桁以下の値となり、ホツトキヤリヤ
にも従来構造に比べ充分強いことが分つた。
第６図に素子の大きさ、測定条件を同一にした最も一般
的な従来構造の表面チヤネル形ｎMOSFETと本発明構造ｎ
MOSFETのドレイン電流を比較して示す。（ａ）の従来構
造では本発明の背景で説明したようにキンクが生じてい
るのに対して（ｂ）の新構造ではキンクが生じておら
ず、しかも従来構造に比べドレイン電流が２倍も流れて
いることが分かる。
的な従来構造の表面チヤネル形ｎMOSFETと本発明構造ｎ
MOSFETのドレイン電流を比較して示す。（ａ）の従来構
造では本発明の背景で説明したようにキンクが生じてい
るのに対して（ｂ）の新構造ではキンクが生じておら
ず、しかも従来構造に比べドレイン電流が２倍も流れて
いることが分かる。
第７図は実施例１で作製したｎMOSFETの電流の分布を示
したものである。尚、ゲート酸化膜厚は５００Å、ゲー
ト幅３．０μｍ、ソース・ドレイン間電圧５．０Ｖ、ソ
ース・ゲート間電圧２．５Ｖを与えている。従来構造で
は曲線Ａの如くゲート酸化膜−Ｓｉ界面の０．０２〜
０．０３μｍのＳｉ層表面に電流が集中しており、ま
た、Deep Depletion 構造ＭＯＳでは曲線Ｂの如く多少
広がつても高々０．０６〜０．０８μｍの表面層である
のに対し、本発明構造ＭＯＳでは曲線Ｃに示すように表
面から０．３〜０．４μｍでＳｉ層のほぼ全層を電流が
平均的に流れている。この結果は、本発明構造ＭＯＳで
キヤリヤが全Ｓｉ層に渡つて分布していることを示して
おり、本発明を数値解析的にも正しいことを示してい
る。
したものである。尚、ゲート酸化膜厚は５００Å、ゲー
ト幅３．０μｍ、ソース・ドレイン間電圧５．０Ｖ、ソ
ース・ゲート間電圧２．５Ｖを与えている。従来構造で
は曲線Ａの如くゲート酸化膜−Ｓｉ界面の０．０２〜
０．０３μｍのＳｉ層表面に電流が集中しており、ま
た、Deep Depletion 構造ＭＯＳでは曲線Ｂの如く多少
広がつても高々０．０６〜０．０８μｍの表面層である
のに対し、本発明構造ＭＯＳでは曲線Ｃに示すように表
面から０．３〜０．４μｍでＳｉ層のほぼ全層を電流が
平均的に流れている。この結果は、本発明構造ＭＯＳで
キヤリヤが全Ｓｉ層に渡つて分布していることを示して
おり、本発明を数値解析的にも正しいことを示してい
る。
実施例２ 実施例１では本発明によるｎMOSFETを説明したが、ここ
ではｐMOSFETの実施例を示す。第８図（ａ）に示すよう
に、実施例１と同様の工程により石英基板１上に厚さ、
０．３μｍの単結晶化Ｓｉ２を形成する。
ではｐMOSFETの実施例を示す。第８図（ａ）に示すよう
に、実施例１と同様の工程により石英基板１上に厚さ、
０．３μｍの単結晶化Ｓｉ２を形成する。
次に、（ｂ）の如くMOSFETを形成する領域を残し、他の
領域のＳｉを酸化する。次に（ホウ素）を加速電圧３０
ｋＶでイオン打ち込みし、不純物濃度を１０16ケ／cm3
とする。次に（ｃ）の如く酸化工程によりゲート酸化膜
３を５００Å形成し、次にＡｓを加速電圧２５ｋＶで４
×１０11cm-2だけイオン打ち込みし、実施例１とは逆に
ゲート酸化膜３から約０．１μｍのみをｎ形とする。次
に（ｄ）の様に多結晶Ｓｉを形成し、リン処理すること
により多結晶Ｓｉを低抵抗化する。次にホトリソグラフ
イ技術によりゲート領域の多結晶Ｓｉ及び、配線領域と
なる多結晶Ｓｉ４を残し、他の多結晶Ｓｉを除去した
後、Ｂ（ホウ素）イオンを打ち込みソース・ドレイン領
域を形成する。
領域のＳｉを酸化する。次に（ホウ素）を加速電圧３０
ｋＶでイオン打ち込みし、不純物濃度を１０16ケ／cm3
とする。次に（ｃ）の如く酸化工程によりゲート酸化膜
３を５００Å形成し、次にＡｓを加速電圧２５ｋＶで４
×１０11cm-2だけイオン打ち込みし、実施例１とは逆に
ゲート酸化膜３から約０．１μｍのみをｎ形とする。次
に（ｄ）の様に多結晶Ｓｉを形成し、リン処理すること
により多結晶Ｓｉを低抵抗化する。次にホトリソグラフ
イ技術によりゲート領域の多結晶Ｓｉ及び、配線領域と
なる多結晶Ｓｉ４を残し、他の多結晶Ｓｉを除去した
後、Ｂ（ホウ素）イオンを打ち込みソース・ドレイン領
域を形成する。
その後の工程を実施例と全く同様にして（ｅ）に示すｐ
MOSFETを形成する。
MOSFETを形成する。
このようにして形成したｐMOSFETを実施例と同様に評価
したところ、リーク電流は０．１ｐＡ／μｍと充分低
く、電界効果移動度は３００cm2／Ｖ・Ｓと従来のｐMOS
FETに比べ約１．５倍高い値となつた。また、ホツトキ
ヤリヤに関しても充分強いことが分つた。
したところ、リーク電流は０．１ｐＡ／μｍと充分低
く、電界効果移動度は３００cm2／Ｖ・Ｓと従来のｐMOS
FETに比べ約１．５倍高い値となつた。また、ホツトキ
ヤリヤに関しても充分強いことが分つた。
実施例３ 実施例１では本発明によるｎMOSFETを実施例２ではｐMO
SFETを説明した。このｎMOSFETとｐMOSFETのプロセスの
一部を組み合わせることによりｃMOSFETを形成すること
ができる。本発明を使用したｃMOSFETの断面図を第９図
に示す。この素子の素子特性は、従来の素子に比べ動作
速度は約１．５倍であつた。
SFETを説明した。このｎMOSFETとｐMOSFETのプロセスの
一部を組み合わせることによりｃMOSFETを形成すること
ができる。本発明を使用したｃMOSFETの断面図を第９図
に示す。この素子の素子特性は、従来の素子に比べ動作
速度は約１．５倍であつた。
以上の実施例では石英基板上の単結晶Ｓｉを使用した実
施例について述べたが、絶縁物上の半導体構造であれば
いかなる構造であつてもよいことは明らかである。例え
ばサフアイヤ基板やスピネル基板上のＳｉ又はＳｉ表面
に形成されたSiO2やＳｉ3Ｎ4膜上のＳｉやＧｅでもよ
い。III−Ｖ化合物半導体、II−VI化合物半導体でも従
来例のようなバンドギヤツプの異なる二物質を重ねたヘ
テロ接合を使用せず、ｐｎ接合を使用し本発明の構造と
すれば特性の改善が得られることは明白である。また、
多結晶、非晶質半導体を使用しても本発明を適用できる
ことは明らかである。
施例について述べたが、絶縁物上の半導体構造であれば
いかなる構造であつてもよいことは明らかである。例え
ばサフアイヤ基板やスピネル基板上のＳｉ又はＳｉ表面
に形成されたSiO2やＳｉ3Ｎ4膜上のＳｉやＧｅでもよ
い。III−Ｖ化合物半導体、II−VI化合物半導体でも従
来例のようなバンドギヤツプの異なる二物質を重ねたヘ
テロ接合を使用せず、ｐｎ接合を使用し本発明の構造と
すれば特性の改善が得られることは明白である。また、
多結晶、非晶質半導体を使用しても本発明を適用できる
ことは明らかである。
以上説明したように、本発明によれば高速で動作し、信
頼性の高いMOSFETを得ることができる。
頼性の高いMOSFETを得ることができる。
第１図は本発明の基本的構造を示すMOSFETの断面図、第
２図は従来のMOSFETを示す断面図、第３図，第４図は各
々第１図，第２図に示す本発明および従来例のエネルギ
準位を示す図、第５図は本発明の一実施例を示す図、第
６図（ａ），（ｂ）は従来例および本発明のMOSFETのド
レイン電流を示す図、第７図は本発明のMOSFETの電流の
分布状況を示す図、第８図，第９図は各々本発明の他の
実施例を示す図である。 １……石英基板、２……単結晶Ｓｉ、３……ゲート絶縁
膜、４……ゲート電極、５……ソース，ドレイン電極、
６……シリカ。
２図は従来のMOSFETを示す断面図、第３図，第４図は各
々第１図，第２図に示す本発明および従来例のエネルギ
準位を示す図、第５図は本発明の一実施例を示す図、第
６図（ａ），（ｂ）は従来例および本発明のMOSFETのド
レイン電流を示す図、第７図は本発明のMOSFETの電流の
分布状況を示す図、第８図，第９図は各々本発明の他の
実施例を示す図である。 １……石英基板、２……単結晶Ｓｉ、３……ゲート絶縁
膜、４……ゲート電極、５……ソース，ドレイン電極、
６……シリカ。
Claims (2)
- 【請求項１】絶縁体上の半導体層中にMOSFETが形成され
た半導体装置において、チヤネル領域にはゲート絶縁膜
に隣接してチヤネル領域とは反対導電型の半導体層が設
けられ、ゲート電圧が印加されない状態で該半導体層と
チヤネル領域で形成されるｐ・ｎ接合の空乏層が上記絶
縁体まで達していることを特徴とする半導体装置。 - 【請求項２】上記特許請求の範囲第１項において、半導
体層には価電子帯又は伝導帯端から禁制帯へ０．１５ｅ
Ｖ以上の深い準位を形成しない不純物が添加されてソー
ス，ドレイン，チヤネル領域および反対導電型半導体層
が形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273252A JPH0626252B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273252A JPH0626252B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133762A JPS62133762A (ja) | 1987-06-16 |
| JPH0626252B2 true JPH0626252B2 (ja) | 1994-04-06 |
Family
ID=17525239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273252A Expired - Fee Related JPH0626252B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626252B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3337953B2 (ja) * | 1997-09-05 | 2002-10-28 | シャープ株式会社 | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 |
| JP5512140B2 (ja) * | 2009-01-30 | 2014-06-04 | 日本電信電話株式会社 | キャパシタ構造及び半導体素子 |
-
1985
- 1985-12-06 JP JP60273252A patent/JPH0626252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62133762A (ja) | 1987-06-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |