JPH0626314B2 - デジタルアナログ変換器 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はデジタルアナログ変換器に係り、特にデジタル
オーデイオ信号をアナログ音声信号に変換する際に用い
て好適なデジタルアナログ変換器に関する。

＜従来技術＞ コンパクトデイスクプレーヤ（ＣＤプレーヤ）やデジタ
ルテープ録音・再生装置（ＤＡＴ装置）ではデジタルで
表現された音楽信号をアナログ信号に変換して出力する
必要がある。

一般に使用されている音楽再生用のデジタルアナログ変
換器（ＤＡ変換器という）は第１０図に示すように、サ
ンプリング周期で入力されるデジタルデータＤＴを直流
電流Ｉ_ｏに変換するデジタル・電流変換部１と、サンプ
リングパルスＰ_Ｓが発生する毎に電流Ｉ_ｏを電圧Ｓ
_Ｄ（第１１図参照）に変換してホールドする電流・電圧
変換器２と、出力電圧Ｓ_Ｄを連続した滑めらかなアナロ
グ信号Ｓ_Ａに成形して出力するローパスフィルタ３を有
して構成されている。尚、電流・電圧変換器２における
スイッチＳＷの可動接点はサンプリングパルスＰ_Ｓによ
り切り替わり、図示のａ接点状態で積分器を構成して電
流Ｉ_ｏに応じた電圧Ｓ_Ｄを発生し、又ｂ接点状態ではホ
ールド回路を構成して該電圧を保持する。

かかる音楽再生用のＤＡ変換器で最も問題となるのはデ
ジタルデータを電流値に変換する変換精度とその変換ス
ピード及びローパスフィルタによる位相歪である。

このうち、変換精度と変換スピードはＬＳＩのハイスピ
ード化とトリミング技術の進歩により向上し問題はな
い。しかし、ローパスフィルタによる位相歪に対してデ
ジタルフィルタの採用により軽減できるとはいうもの
の、構成上存在する以上これを無くすことができない。

第１２図は位相歪の説明図であり、第１２図(a)は原オ
ーデイオ信号波形５ａと、１ＫＨｚ成分波形５ｂと、８
ＫＨｚ成分波形５ｃを示し、第１２図(b)はローパスフ
ィルタ３（第１０図）から出力されるオーデイオ信号波
形６ａと、１ＫＨｚ成分波形６ｂと、８ＫＨｚ成分波形
６ｃを示している。この波形図からわかるように８ＫＨ
ｚ成分の位相の遅れが存在するため出力オーデイオ信号
６ａは原オーデイオ信号５ａに比べて異なったものとな
り、特に高周波においての位相歪は大きく、ローパスの
存在は多大の音質劣化をを招来する。

又、パルス状信号が入力された時のローパスフィルタ出
力は第１３図に示すように立ち上がり部７ａで緩慢にな
ると共にエンベロープ部７ｂ及び立ち下がり部７ｃで振
動が発生する。このため、インパルス的な変化の多い音
楽信号が入力されると音質が大きく変化し、時としてリ
ズム感まで異なってしまう。

このため、本願の発明者等は、第１４図に示すように単
位パルス応答信号ＳＰ（第１５図参照）を発生する単位
パルス応答信号発生器１と、所定時間ΔＴ毎に発生する
１６ビットのデジタルオーデイオデータを発生するデジ
タルデータ発生部２と、ある時刻において発生する単位
パルス応答信号に前記所定のデジタルデータを乗算する
乗算部３と、デジタルデータが乗算された各単位パルス
応答信号を合成してアナログ信号を出力する合成部４を
有するデジタルアナログ変換器を提案している。

この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生器１は所定時間ΔＴ間隔で単位パルス応
答信号波形ＳＰを分割するとき（第１５図参照）、分割
された各部分信号波形Ｓ_Ｋ（Ｋ＝−４〜４）を第１６図
に示すように（Ｓ_-1，Ｓ_０，Ｓ₁のみ示す）時間ΔＴ毎
に繰り返し発生し、デジタルデータ発生部２は所定時間
ΔＴ毎に発生する最新の１６ビットデジタルオーデイオ
データを内蔵のシフトレジスタに順次シフトしながら記
憶し、乗算部の各乗算型ＤＡ変換器は部分波形信号Ｓ_ｋ
と該部分波形信号に対応するシフトレジスタに記憶され
ている所定の１６ビットデジタルオーデイオデータＶ_Ｋ
をそれぞれ乗算し、合成部４は各乗算回路から出力され
る信号を合成してアナログ信号Ｓ_Ａ（＝ΣＳ_Ｋ・Ｖ
_Ｋ（Ｋ＝−４〜４））を出力するようにしている。

＜発明が解決しようとしている問題点＞ この提案されているデジタルアナログ変換器によれば位
相歪の無い連続アナログ信号を発生することができると
いう利点があるが、１６ビットの乗算型ＤＡ変換器が必
要であるためコスト高となる問題がある。

又、この提案されているデジタルアナログ変換器では乗
算型ＤＡ変換器に入力される部分信号波形Ｓ_Ｋが第１６
図に示すようにΔＴ毎に不連続な波形となり、しかも該
乗算型ＤＡ変換器は１６ビットを必要とするためセトリ
ング時間が長くなる。そして、この信号の不連続性と比
較的長いセトリング時間に起因して合成部４から出力さ
れるアナログ信号Ｓ_ＡにΔＴ毎にスパイク状のノイズが
乗ってしまうという問題がある。尚、提案されているデ
ジタルアナログ変換器に単位パルスＵＰを入力した時の
アナログ信号Ｓ_Ａの波形を第１７図に示す。単位パルス
ＵＰを入力した場合にはアナログ信号Ｓ_Ａは第１５図に
示す波形とならなければならないが、前述の乗算型ＤＡ
変換器のセトリングタイムに起因してΔＴ毎にスパイク
状のノイズが乗った波形となっている。

以上から、本発明の目的は位相歪の無い連続アナログ信
号を発生することができるＤＡ変換器を提供することで
ある。

本発明の別の目的は乗算型ＤＡ変換器のビット数を少な
くでき、結果的に低コストで、しかもＤＡ変換により得
られるアナログ信号にスパイク状のノイズ等が乗ること
のない精度の良いアナログ信号が得られるＤＡ変換器を
提供することである。

＜問題点を解決するための手段＞ 第１図は本発明の概略説明図である。

１０は所定時間間隔でデジタルデータを発生するデジタ
ルデータ発生部、１１はデジタルデータを順次シフトし
ながら記憶するデジタルデータ記憶部、１２は単位パル
ス応答信号発生器、１３はデジタルデータ記憶部と単位
パルス応答信号発生器とに接続された乗算部、１４は乗
算部から出力される複数の信号を合成してアナログ信号
Ｓ_Ａを出力する合成部である。

＜作用＞ 単位パルス応答信号発生器１２におけるＲＯＭ構成の部
分信号発生部１２_-4，１２_-3，・・・，１２_３，１２_４
より、単位パルス応答信号を所定時間間隔で分割した時
の各部分信号Ｓ_-4，Ｓ_-3，・・・・Ｓ_３，Ｓ_４をデジタ
ルで繰り返し発生する。又、デジタルデータ記憶部１１
のシフトレジスタ構成の記憶回路１１_-4，１１_-3，・・
・１１_３，１１_４に所定時間毎に発生する１６ビットの
デジタルデータを順次シフトしながら記憶する。

各乗算回路１３_Ｋは記憶回路１１_Ｋに記憶されている１
６ビットのデジタルデータＶ_Ｋをアナログ信号に変換す
ると共に内蔵の乗算型ＤＡ変換器により該アナログ信号
に所定の部分信号発生器１２_Ｋから出力されるデジタル
の部分信号値を乗算して出力し、合成部１４は各乗算型
ＤＡ変換器１３_Ｋから出力される信号Ｍ_Ｋを合成してア
ナログ信号Ｓ_Aを出力する。

部分信号発生部１２_Ｋから出力されるデジタルデータは
高々８ビットあれば十分に精度良く単位パルス応答信号
の部分信号波形を表現できる。従って、乗算回路１１３
_Ｋの乗算型ＤＡ変換器のビット数を８ビットにすること
ができるため、従来の１６ビット構成の乗算型ＤＡ変換
器に比べてコストを下げることができ、しかもセトリン
グ時間が短くなるため出力にスパイク状のノイズをなく
すことができる。

＜実施例＞ 第２図に示すように時間軸を所定時間ΔＴ毎に区分し、
各タイムスロットＴ_ｋ（ｋ＝・・・Ｔ_-4，Ｔ_-3，Ｔ_-2，
Ｔ_-1，Ｔ_０，Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_４，・・・・）にお
ける離散時間信号値（デジタル値）を第３図に示すよう
にＶ_ｋとすれば離散時間信号ＲＴＳに対する連続時間信
号は、時々刻々と入力されるデジタルデータＶ_ｋによっ
て重み付けされたパルス応答信号を時間軸に沿って重ね
合わせることによって得られる。

第４(a)はタイムスロットＴ_０における単位パルス信号
であり、第４(b)は単位パルス信号に対する単位パルス
応答信号波形で、１実施例としてのスプライン信号波形
である。尚、注目すべきは単位パルス応答信号は時間軸
上−∞から＋∞迄全区間に渡って存在し、かつ時刻がタ
イムスロットＴ_０から−∞あるいは＋∞に向かうに従っ
て急激に減衰する点である。

以上から、第３図に示す離散時間信号ＲＴＳのうちタイ
ムスロットＴ_-1，Ｔ_０，Ｔ_１におけるデジタルデータＶ
_-1，Ｖ_０，Ｖ_１のみに着目すると、各デジタルデータＶ
_-1，Ｖ_０，Ｖ_１に対するパルス応答信号ＳＰ_-1，Ｓ
Ｐ_０，ＳＰ_１は第５図の点線、実線、一点鎖線で示すよ
うになるから、これらを古いタイムスロットＴ_ｋ（ｋ＝
−∞，・・−２，−１，０，１，２，・・∞）から時間
ΔＴ毎に順に合成して出力することにより３つのデジタ
ルデータＶ_-1，Ｖ_０，Ｖ_１に対する連続時間信号が得ら
れる。尚、第５図における各パルス応答信号ＳＰ_-1，Ｓ
Ｐ_０，ＳＰ_１はそれぞれ単位パルス応答信号ＳＰ（第４
図(b)参照）をＶ_-1，Ｖ_０，Ｖ_１倍したものである。

以上はデジタルデータが３つの場合であるが、全タイム
スロットにおけるデジタルデータを考慮する場合も同様
に連続時間信号が得られる。尚、パルス応答信号が急激
に減衰することを考えると各タイムスロットで合成すべ
きパルス応答信号は高々９個程度で十分である。すなわ
ち、現時刻のタイムスロットをＴ_ｋとすれば、タイムス
ロットＴ_k-4〜Ｔ_k+4における９つのデジタルデータに対
するパルス応答信号を合成すればＴ_Ｋにおいて十分に精
度のよい連続時間信号が得られる。

第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図であり、１チャンネル分（たとえばＬ−チャンネ
ル）を示している。図中、１０はデジタルデータ発生
部、１１はデジタルデータ記憶部、１２は単位パルス応
答信号発生器、１３はデジタルデータ記憶部と単位パル
ス応答信号発生器に接続された乗算部、１４は乗算部か
ら出力される複数の信号を合成してアナログ信号Ｓ_Ａを
出力する合成部である。

デジタルデータ発生部１０はビットクロックＢＣＬＫ，
シフトクロックＢＣＬＫ_Ｌ，ラッチクロックＬＣＬＫ，
サンプリングクロックＳＨＣＬＫ等を発生すると共に所
定時間（サンプリング時間）ΔＴ間隔でたとえば１６ビ
ットのデジタルデータＤＴＬ（第３図参照）を発生す
る。

デジタルデータ記憶部１１はｎ段（第６図では９段）の
シフトレジスタ部１１ａとｎ段のラッチ部１１ｂで構成
されている。シフトレジスタ部１１ａはデジタルデータ
を１６ビットとすれば各段にビットシリアルにデータを
シフトする１６ビットのシフトレジスタ１１ａ_-4〜１１
ａ_４を有し、ラッチ部１１ｂは各段に１６ビットのラッ
チ回路１１ｂ_-4〜１１ｂ_４を有している。デジタルデー
タ発生部１０はサンプリング時間ΔＴ間隔でデジタルデ
ータ（Ｌ−チャンネルデータ）ＤＴＬをビットシリアル
に順次データ線ｌ_Ｄに出力すると共に、ビットクロック
信号ＢＣＬＫに同期して所定のタイミングでシフトクロ
ックＢＣＬＫ_Ｌを発生して各段のシフトレジスタ１１ａ
_ｋに記憶されているデジタルデータを順次次段のシフト
レジスタ１１ａ_k-1に転送させ、転送後ラッチクロック
ＬＣＬＫを発生して各段のシフトレジスタ１１ａ_ｋの内
容を対応するラッチ回路１１ｂ_ｋにラッチさせる。尚、
現タイムスロットをＴ_０（第３図参照）とすれば、デジ
タルデータ発生部１０から４サンプリング時間後のタイ
ムスロットＴ_４におけるデジタルデータＶ_４が出力され
るようになっている。

従って、現タイムスロットをＴ_０とすれば、シフトレジ
スタ１１ａ_-4及びラッチ回路１１ｂ_-4にはデジタルデー
タＶ_-4が記憶され、シフトレジスタ１１ａ_-3及びラッチ
回路１１ｂ_-3にはデジタルデータＶ_-3が記憶され、以下
同様にシフトレジスタ１１ａ_４及びラッチ回路１１ｂ_４
にはデジタルデータＶ_４が記憶される。

単位パルス応答信号発生器１２は単位パルス応答信号で
ある第４図(b)に示した信号を発生するものであり、サ
ンプリング時間であるΔＴ間隔で単位パルス応答信号波
形を分割しｎ個（たとえば９個）の部分波形信号Ｓ_-4，
Ｓ_-3，Ｓ_-2，Ｓ_-1，Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３，Ｓ_４（第
４(b)参照）をそれぞれサンプリング時間ΔＴ毎に繰り
返し発生する部分信号発生器１２_ｋ（ｋ＝−４，−３，
・・４）を有している。尚、部分信号発生器１２_-1から
発生される部分信号Ｓ_-1は第１６図(a)を、部分信号発
生器１２_０から発生される部分信号Ｓ_０は第１６図(b)
を、部分信号発生器１２_１から発生される部分信号Ｓ_１
は第１６図(c)を参照されたい。以上から、単位パルス
応答信号発生器１２はサンプリング時間ΔＴ毎に部分信
号Ｓ_ｋ（ｋ＝−４〜４）を発生し、換言すれば全体で１
つの単位パルス応答信号ＳＰを発生して乗算部１３に入
力する。尚、９つの部分波形Ｓ_ｋ（ｋ＝−４〜４）を用
い、それ以外の他の部分波形を用いない理由は他の部分
では単位応答信号が急激に減衰して概略ゼロとなり、無
視できるからである。

第７図は部分信号発生器１２_Ｋのブロック図であり、１
２ａはカウンタ、１２ｂはＲＯＭ、１２ｃはラッチ回路
である。カウンタ１２ａはサンプリング周期ΔＴで発生
するリセットパルスＣＣＬＫにより計数値をクリアされ
ると共に、周波数ａ・_Ｓ（_Ｓはサンプリング周波
数）のビットクロック信号ＢＣＬＫを計数して次段のＲ
ＯＭ１２ｂのアドレス信号Ａ_Ｓを発生する。ＲＯＭ１２
ｂには時間１／（ａ・_Ｓ）の間隔でデジタル化した部
分信号Ｓ_ｋのデジタル値がアドレス順に連続して記憶さ
れている。従って、ＲＯＭ１２ｂはカウンタ１２ａから
出力されるアドレス信号Ａ_Ｓが指示する記憶域から順次
デジタル値を読み取って出力してラッチ回路１２ｃに記
憶する。これにより離散的な部分波形Ｓ_ｋがラッチ回路
１２ｃから得られて乗算部１３に入力される。尚、デジ
タル値のビット数及びａを大きくする程精度の良い部分
波形信号Ｓ_ｋが得られるが、実際にはビット数を８ビッ
ト、ａを４０以上にすれば十分に精度良く単位パルス応
答信号の部分信号Ｓ_Ｋを表現できる。

乗算部１３はｎ個（第６図では９個）の乗算回路（ＭＤ
ＡＣ_-4〜ＭＤＡＣ_４）１３_-4〜１３_４を有している。乗
算回路１３_-4はラッチ回路１１ｃ_-4に記憶されたデジタ
ルデータＶ_-4をＤＡ変換したアナログ信号とデジタル表
現された部分信号Ｓ_-4とを乗算してアナログ信号Ｍ_-4を
出力し、乗算回路１３_-3はラッチ回路１１ｃ_-3に記憶さ
れたデジタルデータＶ_-3をＤＡ変換したアナログ信号と
デジタル表現された部分信号Ｓ_-3とを乗算してアナログ
信号Ｍ_-3を出力し、以下同様に各乗算回路１３_ｋはラッ
チ回路１１ｂ_ｋに記憶されたデジタルデータＶ_ｋをＤＡ
変換したアナログ信号とデジタル表現された部分信号Ｓ
_ｋを乗算してアナログ信号Ｍ_Ｋを出力する。従って、現
タイムスロットをＴ_０とすれば、各乗算回路１３_ｋから
Ｍ_ｋ＝Ｓ_ｋ・Ｖ_ｋ（ｋ＝−４，−３，・・・，３，４）
で示されるアナログ信号がそれぞれ出力される。

第８図は乗算回路１３_Ｋのブロック図であり、１３ａは
ラッチ回路１２ｂ_Ｋに記憶されている１６ビットのデジ
タルデータＶ_ＫをＤＡ変換するＤＡ変換器である。この
ＤＡ変換器１３ａは普通のラダー抵抗型あるいは積分型
等の低コストのものが使用可能である。１３ｂはＤＡ変
換器１３ａによりＤＡ変換されたアナログ信号Ａ_Ｋをク
ロック信号ＳＨＣＬＫによりサンプリング・ホールドす
るサンプリング・ホールド回路である。このサンプリン
グ・ホールド回路１３ｂは１６ビットＤＡ変換器１３ａ
のセトリング時間を考慮し、グリッジを除去するために
設けられたものである。

１３ｃは８ビットの乗算型ＤＡ変換器であり、基準電圧
端子Ｖ_REFにはアナログ信号Ａ_Ｋに変換されたデジタル
データＶ_Ｋがサンプリング周波数ｆ_Ｓの速度で入力さ
れ、デジタル入力端子にはデジタル表現された８ビット
の部分信号Ｓ_Ｋがａ・ｆ_Ｓの速度で入力され、これらを
乗算してアナログ信号Ｍ_Ｋを出力する。

合成部１４は周知のアナログ加算器の構成を有し、各乗
算回路１３_-4〜１３_４から出力されるアナログ信号Ｍ_ｋ
（Ｓ_ｋ・Ａ_Ｋ）を合成して出力する。

従って、タイムスロットＴ_０において合成部１４から出
力されるアナログ信号（連続時間信号）Ｓ_Ａは、該タイ
ムスロットにおけるデジタルデータＶ_０（アナログ信号
Ａ_０）と部分信号Ｓ_０とを乗算した信号（この信号は第
５図のタイムスロットＴ_０における実線部分Ｍ_０に対応
する）と、タイムスロットＴ_-1におけるデジタルデータ
Ｖ_-1（アナログ信号Ａ_-1）と部分信号Ｓ_-1とを乗算した
信号（第５図のタイムスロットＴ_０における点線部分Ｍ
_-1に対応する）と、タイムスロットＴ_１におけるデジタ
ルデータＶ_１（アナログ信号Ａ_１）と部分信号Ｓ_１とを
乗算した信号（第５図のタイムスロットＴ_０における一
点鎖線部分Ｍ_１に対応する）等の合成信号となる。

第９図は連続時間信号である原アナログ信号Ｓ_ORと、原
アナログ信号Ｓ_ORをサンプリング時間ΔＴ（＝１／
_Ｓ）毎にデジタル化した離散時間信号ＲＴＳと、第６
図に示す乗算回路１３_-1から出力されるアナログ信号Ｍ
_-1と、乗算回路１３_０から出力されるアナログ信号Ｍ_０
と、乗算回路１３_１から出力されるアナログ信号Ｍ
_１と、合成部１４から出力される合成信号Ｓ_Ａの波形図
である。

＜発明の効果＞ 以上本発明によれば、位相歪の無い連続アナログ信号を
発生することができるＤＡ変換器を提供できると共に、
各乗算回路１３_Ｋの乗算型ＤＡ変換器のビット数を８ビ
ットにすることができるため、従来の１６ビット構成の
乗算型ＤＡ変換器に比べてコストを下げることができ、
しかもセトリング時間を短くできるため従来出力に発生
していたスパイク状のノイズをなくすことができる。

【図面の簡単な説明】

第１図は本発明の概略説明図、 第２図乃至第５図は本発明の原理説明図であり、第２図
は時間軸をΔＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図、 第７図は部分信号発生器のブロック図、 第８図は乗算回路のブロック図、 第９図は第６図における各部波形図、 第１０図は従来のデジタルアナログ変換器のブロック
図、第１１図はその各部波形図、 第１２図及び第１３図は従来のデジタルアナログ変換器
における位相歪、波形歪説明図、 第１４図乃至第１６図は提案されているデジタルアナロ
グ変換器の概略を説明するための説明図、 第１７図は従来の欠点を説明するための波形図である。 １０……デジタルデータ発生部、 １１……デジタルデータ記憶部、 １１_-4〜１１_４……記憶回路、 １２……単位パルス応答信号発生器、 １２_-4〜１２_４……部分信号発生部、 １３……乗算部、 １３_-4〜１３_４……乗算回路、 １４……合成部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寅市 和男 埼玉県狭山市入間川１―14―２ (56)参考文献 特開 昭55−161296（ＪＰ，Ａ) 特開 平１−117423（ＪＰ，Ａ) 実開 昭63−55687（ＪＰ，Ｕ) 実開 昭55−107740（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定時間ΔＴ毎にデジタルデータを１個づ
   つ発生するデジタルデータ発生部と、 デジタルデータ発生部から発生する最新のｎ個のデジタ
   ルデータを順次シフトクロックによりシフトしながら記
   憶するシフトレジスタ構成のデジタルデータ記憶部と、 前記所定時間ΔＴ間隔で単位パルス応答信号をｎ個の部
   分信号に分割するとき、分割された各部分信号を時間Δ
   Ｔ毎にデジタルで繰り返し発生するＲＯＭ構成のｎ個の
   部分信号発生部と、 前記記憶部に記憶されている各デジタルデータをアナロ
   グ信号に変換するｎ個のＤＡ変換器と、 各部分信号発生部から出力されるデジタルの部分信号と
   該部分信号に対応するデジタルデータをＤＡ変換して得
   られたアナログ信号とを乗算するｎ個の乗算型ＤＡ変換
   器と、 各乗算型ＤＡ変換器から出力される信号を合成してアナ
   ログ信号を出力する合成部を有することを特徴とするデ
   ジタルアナログ変換器。