JPH0626315B2 - デジタルアナログ変換方式 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はデジタルアナログ変換方式に係り、特にデジタ
ルオーデイオ信号をアナログ音声信号に変換する際に用
いて好適なデジタルアナログ変換方式に関する。

＜従来技術＞ コンパクトデイスクプレーヤ（ＣＤプレーヤ）やデジタ
ルテープ録音・再生装置（ＤＡＴ装置）ではデジタルで
表現された音楽信号をアナログ信号に変換して出力する
必要がある。

一般に使用されている音楽再生用のデジタルアナログ変
換器（ＤＡ変換器という）は第１３図に示すように、サ
ンプリング周期で入力されるデジタルデータＤＴを直流
電流Ｉ_ｏに変換するデジタル・電流変換部１と、サンプ
リングパルスＰ_Ｓが発生する毎に電流Ｉ_Ｏを電圧Ｓ
_Ｄ（第１４図参照）に変換してホールドする電流・電圧
変換器２と、出力電圧Ｓ_Ｄを連続した滑めらからアナロ
グ信号Ｓ_Ａに成形して出力するローパスフィルタ３を有
して構成されている。尚、電流・電圧変換器２における
スイッチＳＷの可動接点はサンプリングパルスＰ_Ｓによ
り切り替わり、図示のａ接点状態で積分器を構成して電
流Ｉ_ｏに応じた電圧Ｓ_Ｄを発生し、又ｂ接点状態ではホ
ールド回路を構成して該電圧を保持する。

かかる音楽再生用のＤＡ変換器で最も問題となるのはデ
ジタルデータを電流値に変換する変換精度とその変換ス
ピード及びローパスフィルタによる位相歪である。

このうち、変換精度と変換スピードはＬＳＩのハイスピ
ード化とトリミング技術の進歩により向上し問題はな
い。しかし、ローパスフィルタによる位相歪に対してデ
ジタルフィルタの採用により軽減できるとはいうもの
の、構成上存在する以上これを無くすことができない。

第１５図は位相歪の説明図であり、第１５図(a)は原オ
ーデイオ信号波形５ａと、１ＫＨｚ成分波形５ｂと、８
ＫＨｚ成分波形５ｃを示し、第１５図(b)はローパスフ
ィルタ３（第１３図）から出力されるオーデイオ信号波
形６ａと、１ＫＨｚ成分波形６ｂと、８ＫＨｚ成分波形
６ｃを示している。この波形図からわかるように８ＫＨ
ｚ成分の位相の遅れが存在するため出力オーデイオ信号
６ａは原オーデイオ信号５ａに比べて異なったものとな
り、特に高周波においての位相歪は大きく、ローパスの
存在は多大の音質劣化を招来する。

又、パルス状信号が入力された時のローパスフィルタ出
力は第１６図に示すように立ち上がり部７ａで緩慢にな
ると共にエンベロープ部７ｂ及び立ち下がり部７ｃで振
動が発生する。このため、インパルス的な変化の多い音
楽信号が入力されると音質が大きく変化し、時としてリ
ズム感まで異なってしまう。

このため、本願の発明者等は、第１７図に示すように単
位パルス応答信号ＳＰ（第１８図参照）を発生する単位
パルス応答信号発生器１′と、所定時間ΔＴ毎に発生す
る１６ビットのデジタルオーデイオデータを発生するデ
ジタルデータ発生部２′と、ある時刻において発生する
単位パルス応答信号に前記所定のデジタルオーデイオデ
ータを乗算する乗算部３′と、デジタルオーデイオデー
タが乗算された各単位パルス応答信号を合成してアナロ
グ信号を出力する合成部４′を有するデジタルアナログ
変換器を提案している。

この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生器１′は所定時間ΔＴ間隔で単位パルス
応答信号波形ＳＰを分割するとき（第１８図参照）、分
割された各部分信号Ｓ_Ｋを第１９図に示すように
（Ｓ_-1，Ｓ_０，S₁のみ示す）時間ΔＴ毎に繰り返し発生
し、デジタルデータ発生部２′は所定時間ΔＴ毎に発生
する１６ビットデジタルオーデイオデータを内蔵のシフ
トレジスタに順次シフトしながら記憶し、乗算部３′の
乗算型ＤＡ変換器はそれぞれ部分信号Ｓ_Ｋと該部分信号
に対応するシフトレジスタに記憶されている所定の１６
ビットデジタルオーデイオデータＶ_-Kをそれぞれ乗算
し、合成部４′は各乗算型ＤＡ変換器から出力される信
号を合成してアナログ信号Ｓ_Ａ（＝ΣＳ_Ｋ・Ｖ_-Kを出力
するようにしている。そして、このデジタルアナログ変
換器によれば位相歪の無い連続アナログ信号を発生する
ことができる。

＜発明が解決しようとしている問題点＞ ところで、この提案されているデジタルアナログ変換器
では、単位パルス応答信号ＳＰ（第１８図参照）がタイ
ムスロットＴ_-5以前及びタイムスロットＴ_５以降でそれ
ぞれ急激に減衰することを考慮し、単位パルス応答信号
ＳＰをタイムスロットＴ_-4〜Ｔ_４における９個の部分信
号Ｓ_-4〜Ｓ_４で近似している。このため、提案されてい
るデジタルアナログ変換器では、９個の部分信号発生
器、９個のシフトレジスタ構成の記憶回路、９個の乗算
型ＤＡ変換器を必要とし構成が大型化すると共にコスト
高となる問題があった。

そこで、単位パルス応答信号を少ない数の部分信号で近
似し、これにより部分信号発生部や記憶回路、乗算型Ｄ
Ａ変換器を減少させようとすると第２０図に示すように
デジタルアナログ変換器の出力であるアナログ信号の周
波数特性が可聴帯域でレベル変動を生じるという問題が
発生する。

以上から、本発明の目的は位相歪の無い連続アナログ信
号を発生することができるＤＡ変換方式を提供すること
である。

本発明の別の目的は少ない数の部分信号で単位パルス応
答信号を近似できると共に可聴帯域でのレベル変動が生
じない、換言すれば平坦な周波数特性を与えることがで
きるデジタルアナログ変換方式を提供することである。

＜問題点を解決するための手段＞ 第１図は本発明の概略説明図である。

１０は所定時間間隔でデジタルデータを発生するデジタ
ルデータ発生部、１１はデジタルデータを順次シフトし
ながら記憶するデジタルデータ記憶部、１１_-2〜１１_２
は記憶回路、１２は単位パルス応答信号発生器、１２_-2
〜１２_２は部分信号発生器、１３はデジタルデータ記憶
部と単位パルス応答信号発生器とに接続された乗算部、
１３_-2〜１３_２は乗算型ＤＡ変換器、１４は乗算部から
出力される複数の信号を合成してアナログ信号Ｓ_Ａを出
力する合成部である。

＜作用＞ 単位パルス応答信号を所定時間ΔＴ間隔で分割した時間
の部分信号のうち、現タイムスロットＴ_０より０〜ｍ
（たとえばｍ−１）個前後するタイムスロットＴ_-1〜Ｔ
_１における３個の部分信号Ｓ_-1〜Ｓ_１を繰り返し部分信
号発生器１２_-1〜１２_１より発生すると共に、タイムス
ロットＴ_-2の部分信号Ｓ_-2を零から開始するように補正
して部分信号発生器１２_-2より発生し、かつタイムスロ
ットＴ_２の部分信号Ｓ_２が零で終端するように補正して
部分信号発生器１２_２より発生する。

又、デジタルデータ記憶部１１のシフトレジスタ構成の
記憶回路１１_-2，１１_-1，１１_０，１１_１，１１_２に所
定時間毎に発生する１６ビットのデジタルデータを順次
シフトしながら記憶する。

各乗算型ＤＡ変換器１３_Ｋは記憶回路１１_Ｋに記憶され
ている１６ビットのデジタルデータＶ_Ｋに所定の部分信
号発生器１２_-Kから出力されるデジタルの部分信号Ｓ_-K
を乗算して出力し、合成部１４は各乗算型ＤＡ変換器１
３_Ｋから出力される信号Ｍ_-Kを合成してアナログ信号Ｓ
_Ａを出力する。

＜実施例＞ 第２図に示すように時間軸を所定時間ΔＴ毎に区分し、
各タイムスロットＴ_ｋ（ｋ＝・・・Ｔ_-4，Ｔ_-3，Ｔ_-2，
Ｔ_-1，Ｔ_０，Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_４，・・・・）にお
ける離散時間信号値（デジタル値）を第３図に示すよう
にＶ_ｋとすれば離散時間信号ＲＴＳに対する連続時間信
号は、時々刻々と入力されるデジタルデータＶ_ｋによっ
て重み付けされたパルス応答信号を時間軸に沿って重ね
合わせることによって得られる。

第４(a)はタイムスロットＴ_０における単位パルス信号
であり、第４(b)は単位パルス信号に対する単位パルス
応答信号波形で、１実施例としてのスプライン信号波形
である。尚、注目すべきは単位パルス応答信号は時間軸
上−∞から＋∞迄全区間に渡って存在し、かつ時刻がタ
イムスロットＴ_０から−∞あるいは＋∞に向かうに従っ
て急激に減衰する点である。

以上から、第３図に示す離散時間信号ＲＴＳのうちタイ
ムスロットＴ_-1，Ｔ_０，Ｔ_１におけるデジタルデータＶ
_-1，Ｖ_０，Ｖ_１のみに着目すると、各デジタルデータＶ
_-1，Ｖ_０，Ｖ_１に対するパルス応答信号ＳＰ_-1，Ｓ
Ｐ_０，ＳＰ_１は第５図の点線、実線、一点鎖線で示すよ
うになるから、これらを古いタイムスロットＴ_ｋ（ｋ＝
−∞，・・−２，−１，０，１，２，・・∞）から時間
ΔＴ毎に順に合成して出力することにより３つのデジタ
ルデータＶ_-1，Ｖ_０，Ｖ_１に対する連続時間信号が得ら
れる。尚、第５図における各パルス応答信号ＳＰ_-1，Ｓ
Ｐ_０，ＳＰ_１はそれぞれ単位パルス応答信号ＳＰ（第４
図(b)参照）をＶ_-1，Ｖ_０，Ｖ_１倍したものである。

以上はデジタルデータが３つの場合であるが、全タイム
スロットにおけるデジタルデータを考慮する場合も同様
に連続時間信号が得られる。尚、パルス応答信号が急激
に減衰することを考えると各タイムスロットで合成すべ
きパルス応答信号は高々９個程度で十分である。すなわ
ち、現時刻のタイムスロットをＴ_ｋとすれば、タイムス
ロットＴ_k-4〜Ｔ_k+4における９つのデジタルデータに対
するパルス応答信号を合成すればＴ_ｋにおいて十分に精
度のよい連続時間信号が得られる。

しかし、９つのデジタルデータに対するパルス応答信号
を合成する方式では、＜発明が解決しようとしている問
題点＞において説明したように各回路ユニットをそれぞ
れ９組必要とし、このため装置を大型にすると共にコス
ト高にする。そこで、できるだけ少ないデジタルデータ
に対するパルス応答信号を合成するだけで精度良くデジ
タルアナログ変換ができるように工夫する必要がある。

第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図であり、５つのデジタルデータに対するパルス応
答信号を合成するだけで精度良くデジタルアナログ変換
ができる。尚、第６図では１チャンネル分（たとえばＬ
−チャンネル）を示している。図中、１０はデジタルデ
ータ発生部、１１はデジタルデータ記憶部、１２は単位
パルス応答信号発生器、１３はデジタルデータ記憶部と
単位パルス応答信号発生器に接続された乗算部、１４は
乗算部から出力される複数の信号を合成してアナログ信
号Ｓ_Ａを出力する合成部である。

デジタルデータ発生部１０はビットクロックＢＣＬＫ，
シフトクロックＢＣＬＫ_Ｌ，ラッチクロックＬＣＬＫ等
を発生すると共に所定時間（サンプリング時間）ΔＴ間
隔でたとえば１６ビットのデジタルデータＤＴＬ（第３
図参照）を発生する。

デジタルデータ記憶部１１はｎ段（第６図では５段）の
シフトレジスタ部１１ａと５段のラッチ部１１ｂで構成
されている。シフトレジスタ部１１ａはデジタルデータ
を１６ビットとすれば各段にビットシリアルにデータを
シフトする１６ビットのシフトレジスタ１１ａ_-2〜１１
ａ_２を有し、ラッチ部１１ｂは各段に１６ビットのラッ
チ回路１１ｂ_-2〜１１ｂ_２を有している。デジタルデー
タ発生部１０はサンプリング時間ΔＴ間隔でデジタルデ
ータ（Ｌ−チャンネルデータ）ＤＴＬをビットシリアル
に順次データ線ｌ_Ｄに出力すると共に、ビットクロック
信号ＢＣＬＫに同期して所定のタイミングでシフトクロ
ックＢＣＬＫ_Ｌを発生して各段のシフトレジスタ１１ａ
_ｋに記憶されているデジタルデータを順次次段のシフト
レジスタ１１ａ_k-1に転送させ、転送後ラッチクロック
ＬＣＬＫを発生して各段のシフトレジスタ１１ａ_ｋの内
容を対応するラッチ回路１１ｂ_ｋにラッチさせる。尚、
現タイムスロットをＴ_０（第３図参照）とすれば、デジ
タルデータ発生部１０から２サンプリング時間後のタイ
ムスロットＴ_２におけるデジタルデータＶ_２が出力され
るようになっている。

従って、現タイムスロットをＴ_０とすれば、シフトレジ
スタ１１ａ_-2及びラッチ回路１１ｂ_-2にはデジタルデー
タＶ_-2が記憶され、シフトレジスタ１１ａ_-1及びラッチ
回路１１ｂ_-1にはデジタルデータＶ_-1が記憶され、以下
同様にシフトレジスタ１１ａ_２及びラッチ回路１１ｂ_２
にはデジタルデータＶ_２が記憶される。

単位パルス応答信号発生器１２は第４図(b)に示す単位
パルス応答信号ＳＰを発生するものであり、サンプリン
グ時間であるΔＴ間隔で単位パルス応答信号を分割した
時の部分信号のうち、現タイムスロットＴ_０より０〜ｍ
（たとえばｍ＝１）個前後するタイムスロットＴ_-1〜Ｔ
_１における３個の部分信号Ｓ_-1〜Ｓ_１を繰り返し発生す
る３つの部分信号発生器１２_-1〜１２_１と、タイムスロ
ットＴ_-(m+1)（＝Ｔ_-2）の部分信号Ｓ_-2を零から開始す
るように補正して成る部分信号Ｓ_-2′を繰り返し発生す
る部分信号発生器１２_-2と、タイムスロットＴ
_(m+1)（＝Ｔ_２）の部分信号Ｓ_２が零で終端するように
補正して成る部分信号Ｓ_２′を繰り返し発生する部分信
号発生器１２_２を有している。

第７図は部分信号発生器１２_Ｋのブロック図であり、各
部分信号発生器は、サンプリング周期で発生するリセッ
トパルスＣＣＬＫにより計数値をクリアされると共に、
周波数ａ・_Ｓ（_Ｓはサンプリング周波数）のビット
クロック信号ＢＣＬＫを計数して次段のＲＯＭ２２のア
ドレス信号Ａ_Ｓを発生するカウンタ２１と、時間１／
（ａ・_Ｓ）の間隔でデジタル化した部分波形Ｓ_ｋのデ
ジタル値がアドレス順に連続して記憶されカウンタ２１
から出力されるアドレス信号Ａ_Ｓが指示する記憶域から
順次デジタルデータを読み取って離散的な部分波形Ｓ_ｋ
を発生するＲＯＭ２２と、ＲＯＭから出力されるデジタ
ルデータをラッチするラッチ回路２３と、デジタル値に
比例した大きさを有する電流Ｉ_ｏに変換して出力するＤ
Ａ変換器２４と、ＤＡ変換器２４から出力された電流値
Ｉ_ｏに比例した電圧信号に変換する電流・電圧変換器
（ＩＶ変換器）２５と、ＩＶ変換器出力を滑めらかな連
続アナログ信号にするローパスフィルタ２６と、アンプ
２７を有している。尚、第１８図に部分信号発生器１２
_-1から発生される部分信号Ｓ_-1、部分信号発生器１２_０
から発生される部分信号Ｓ_０、部分信号発生器１２_１か
ら発生される部分信号Ｓ_１がそれぞれ示されている。

部分信号発生器１２_-2はタイムスロットＴ_-2の部分信号
Ｓ_-2（第８図の拡大図を参照）に対して時刻０において
零、時刻ΔＴにおいて１となる直線関数（第９図(a)参
照）を乗算して部分信号が零から開始するように補正
し、該補正して成る部分信号Ｓ_-2′（第１０図参照）を
繰り返し発生するようになっている。部分信号発生器１
２_２はタイムスロットＴ_２の部分信号Ｓ_２（第８図の拡
大図を参照）に対して時刻０において１、時刻ΔＴにお
いて０となる直線関数（第９図(b)参照）を乗算して部
分信号が零で終端するように補正し、該補正して成る部
分信号Ｓ_２′（第１０図参照）を繰り返し発生するよう
にしている。

以上から、単位パルス応答信号発生器１２はサンプリン
グ時間ΔＴ毎に部分信号Ｓ_-2′，Ｓ_-1，Ｓ_０，Ｓ_１，Ｓ
_２′を発生し全体で１つの単位パルス応答信号ＳＰ′
（第１０図参照）を発生して乗算部１３に入力する。

乗算部１３は５個の乗算型ＤＡ変換器１３_-2〜１３_２を
有し、乗算型ＤＡ変換器１３_-2はラッチ回路１１ｂ_-2に
記憶されたデジタルデータＶ_-2と部分信号Ｓ_２′とを乗
算してアナログ信号Ｍ_２を出力し、乗算型ＤＡ変換器１
３_-1はラッチ回路１１ｂ_-1に記憶されたデジタルデータ
Ｖ_-1と部分信号Ｓ_１とを乗算してアナログ信号Ｍ_１を出
力し、乗算型ＤＡ変換器１３_０はラッチ回路１１ｂ_０に
記憶されたデジタルデータＶ_０と部分信号Ｓ_０とを乗算
してアナログ信号Ｍ_０を出力し、乗算型ＤＡ変換器１３
_１はラッチ回路１１ｂ_１に記憶されたデジタルデータＶ
_１と部分信号Ｓ_-1とを乗算してアナログ信号Ｍ_-1を出力
し、乗算型ＤＡ変換器１３_２はラッチ回路１１ｂ_２に記
憶されたデジタルデータＶ_２と部分信号Ｓ_-2′とを乗算
してアナログ信号Ｍ_-2を出力する。従って、現タイムス
ロットをＴ_０とすれば、各乗算回路１３_ｋからＭ_Ｋ＝Ｓ
_-K・Ｖ_Ｋ（Ｋ＝−２，−１，０，１，２）で示されるア
ナログ信号がそれぞれ出力される。

合成部１４は周知のアナログ加算器の構成を有し、各乗
算回路１３_-2〜１３_２から出力されるアナログ信号Ｍ_Ｋ
を合成してアナログ信号Ｓ_Ａを出力する。

第１１図は連続時間信号である原アナログ信号Ｓ_ORと、
原アナログ信号Ｓ_ORをサンプリング時間ΔＴ（＝１／
_Ｓ）毎にデジタル化した離散時間信号ＲＴＳと、第６図
に示す乗算回路１３_-1から出力されるアナログ信号Ｍ_１
と、乗算回路１３_０から出力されるアナログ信号Ｍ
_０と、乗算回路１３_１から出力されるアナログ信号Ｍ_-1
（Ｍ_-2，Ｍ_２は省略）と、合成部１４から出力される合
成信号Ｓ_Ａの波形図である。

第１２図は本発明方式によって得られるアナログ信号Ｓ
_Ａの周波数特性であり、可聴周波数範囲において平坦と
なっており従来のようにレベルの変動がない。

＜発明の効果＞ 以上本発明によれば、少ない数の部分信号で単位パルス
応答信号を近似すると共に両側の部分信号の始めまたは
終わりが零となるように該部分信号波形を補正したか
ら、デジタルアナログ変換器の構成要素である部分信号
発生器、シフトレジスタ、乗算型ＤＡ変換器の数を少な
くでき、従って小型化、コストダウンが可能となり、し
かも可聴帯域でのレベル変動が生じない、平坦な周波数
特性を有するアナログ信号を出力できる。

【図面の簡単な説明】

第１図は本発明の概略説明図、 第２図乃至第５図は本発明の原理説明図であり、第２図
は時間軸をΔＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図、 第７図は部分信号発生器のブロック図、 第８図乃至第１０図は部分信号Ｓ_-2′，Ｓ_２′の生成法
説明図、 第１１図は第６図における各部波形図、 第１２図は本発明にかかるデジタルアナログ変換器出力
の周波数特性図、 第１３図は従来のデジタルアナログ変換器のブロック
図、第１４図はその各部波形図、 第１５図及び第１６図は従来のデジタルアナログ変換器
における位相歪、波形歪説明図、 第１７図乃至第１９図は提案されているデジタルアナロ
グ変換器の概略を説明するための説明図、 第２０図は従来の欠点を説明するための周波数特性図で
ある。 １０……デジタルデータ発生部、 １１……デジタルデータ記憶部、 １１_-2〜１１_２……記憶回路、 １２……単位パルス応答信号発生器、 １２_-2〜１２_２……部分信号発生器、 １３……乗算部、 １３_-2〜１３_２……乗算型ＤＡ変換器、 １４……合成部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 浩一 東京都品川区西五反田１丁目１番８号 ア ルパイン株式会社内 (72)発明者 森 亮一 東京都文京区白山１―24―12 (72)発明者 寅市 和男 埼玉県狭山市入間川１―14―２ (56)参考文献 特開 昭55−161296（ＪＰ，Ａ) 特開 平１−117426（ＪＰ，Ａ) 特開 昭63−245129（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】単位パルス応答信号を所定時間ΔＴ間隔で
   分割した時の部分信号のうち、現タイムスロットＴ_０よ
   り０〜ｍ個前後するタイムスロットＴ_-m〜Ｔ_ｍにおける
   （２ｍ＋１）個の部分信号を繰り返し発生すると共に、
   タイムスロットＴ_-(m+1)の部分信号Ｓ_-(m+1)を零から開
   始するように補正し、かつタイムスロットＴ_m+1の部分
   信号Ｓ_m+1を零で終端するように補正してそれぞれ繰り
   返し発生し、 前記所定時間ΔＴ毎にデジタルデータ発生部から１個づ
   つ発生する最新の２・（ｍ＋１）＋１個のデジタルデー
   タを順次シフトレジスタにシフトクロックによりシフト
   しながら記憶し、 各部分信号と該部分信号に対応するシフトレジスタに記
   憶されているデジタルデータを乗算し、 各乗算結果を加算してアナログ信号を出力することを特
   徴とするデジタルアナログ変換方式。
2. 【請求項２】時刻０において零、時刻ΔＴにおいて１と
   なる直線関数をタイムスロットＴ_-(m+1)の部分信号Ｓ
   _-(m+1)に乗算して該部分信号を補正すると共に、時刻０
   において１、時刻ΔＴにおいて零となる直線関数をタイ
   ムスロットＴ_(m+1)の部分信号Ｓ_(m+1)に乗算して該部分
   信号を補正することを特徴とする特許請求の範囲第１項
   記載のデジタルアナログ変換方式。