JPH06265939A

JPH06265939A - 液晶表示装置

Info

Publication number: JPH06265939A
Application number: JP18047993A
Authority: JP
Inventors: Michiya Oura; 道也大浦; Keizo Morita; 敬三森田; Hiroshi Yoshioka; 浩史吉岡; Kazuhiro Takahara; 和博高原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-01-14
Filing date: 1993-07-21
Publication date: 1994-09-22
Anticipated expiration: 2017-11-18
Also published as: JP3346493B2

Abstract

(57)【要約】【目的】本発明は液晶セルによる画素が複数個マトリ
クス状に配列されたアクティブマトリクス液晶表示装置
に関し、表示が高品質で、また周辺回路や液晶パネルの
構造が簡単な液晶表示装置を実現することを目的とす
る。【構成】電荷保持容量Ｃ_QとＣ_GS補正容量Ｃ_Cとによ
り蓄積容量が構成される。Ｃ_GS補正容量はゲートバスラ
インＧＢとの容量結合による画素電位の電圧低下を補正
するための容量である。上記の電荷保持容量Ｃ_QとＣ_GS
補正容量Ｃ_Cとは互いに独立して構成されている。Ｃ_GS
補正容量Ｃ_Cの電極の面積は非常に小さく、またＣ_Qの
電極の面積は液晶容量Ｃ_LCと同じぐらいの容量が得られ
る面積であればよく、全体として従来の蓄積容量Ｃ_Sの
電極より面積を小にすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置に係り、特
に液晶セルによる画素が複数個マトリクス状に配列され
たアクティブマトリクス液晶表示装置に関する。

【０００２】液晶表示装置は大規模半導体集積回路（Ｌ
ＳＩ）技術の急速な進歩発展もあって、通常のＬＳＩで
低電圧駆動でき、消費電力が少なく、しかも小型軽量で
安価という特長を持つため、近年広く普及している。か
かる液晶表示装置は表示品質のより一層の向上やパネル
の構成の簡素化などが望まれている。

【０００３】

【従来の技術】図１８は従来の液晶表示装置の液晶パネ
ルの一例の構成図を示す。同図中、走査電圧を伝送する
ゲートバスラインＧＢと、信号電圧を伝送するデータバ
スライン（ドレインバスライン）ＤＢとが交差し、その
交点近傍に薄膜トランジスタ（ＴＦＴ）ＴＲと画素電極
１とが配置されている。

【０００４】トランジスタＴＲのゲートは上記ゲートバ
スラインＧＢに接続され、ＴＲのドレインはデータバス
ラインＤＢに接続され、更にＴＲのソースは画素電極１
に接続されている。この一画素の等価回路は図１９に示
される。同図中、図１８と同一構成部分には同一符号を
付してある。図１９において、薄膜トランジスタＴＲの
ゲート・ソース間には寄生容量Ｃ_GSが存在し、また画素
電極１，すなわち液晶セルは液晶容量Ｃ_LCと液晶抵抗Ｒ
_LCとの並列回路で表わされる。

【０００５】かかる等価回路において、ゲートバスライ
ンＧＢに図２０（Ａ）に示す如き波高値ΔＶ_Gのパルス
電圧が印加される。このゲートパルス電圧がＶ_goffから
Ｖ_go _nへ変化した後のハイレベル期間Ｔ_onを薄膜トラン
ジスタＴＲがオンの選択期間とし、Ｖ_goffであるローレ
ベル期間Ｔ_offを薄膜トランジスタＴＲがオフの非選択
期間とする。

【０００６】選択期間Ｔ_onになると、最初は図２０
（Ｂ）に示す如くデータバスラインＤＢに印加されてい
る負極性の電位−ΔＶ_DがトランジスタＴＲのソースを
介して画素電極１に印加される。その後、ゲートパルス
電圧がＶ_gonからＶ_goffに立ち下がる際に、寄生容量Ｃ
_GSによって画素電極１の電位は図２０（Ｃ）に示す如く
ΔＶ（Ｃ_GS）だけ下がる。このΔＶ（Ｃ_GS）は、ゲート
パルス電圧の波高値ΔＶ_G，寄生容量Ｃ_GS及び液晶容量
Ｃ_LCを用いて次式で表わされる。

【０００７】

【数１】

【０００８】液晶セルの駆動に際しては信頼性保持のた
め正負交流電圧を印加する。そのため、液晶セル（画素
電極）１に印加される電圧を、駆動タイミング毎に（フ
レーム毎に）極性反転するため、薄膜トランジスタＴＲ
や画素電極１が搭載されているアクティブマトリクス基
板に液晶を介して対向配置され、対向電極及び液晶配向
膜が形成された対向基板の電位をΔＶ（Ｃ_GS）だけ下げ
て補正する。

【０００９】しかしながら、一般に液晶はそのねじれ状
態によって誘電率が異なるため、印加電圧によって液晶
容量Ｃ_LCが異なる。つまり、液晶容量Ｃ_LCはデータバス
ラインＤＢに印加する電圧Ｖ_Dの関数Ｃ_LC（Ｖ_D）とな
り、ΔＶ（Ｃ_GS）はデータバスラインＤＢに印加する電
圧Ｖ_Dによって異なる。従って、画面に例えば白地に黒
などの固定パターンを表示させると、ある領域にＤＣバ
イアスが印加されて分極電荷が発生し、表示パターンを
変えると前の表示パターンが残像となって残ってしま
う。また、ΔＶ（Ｃ_GS）の電圧Ｖ_Dによる変化は、白表
示又は黒表示によって対向基板の電位に対して非対象と
なり、何れかの低下分ΔＶ（Ｃ_GS）による液晶セル１に
印加されるＤＣバイアスが印加されるとフリッカ（ちら
つき）現象が生じることになる。

【００１０】非選択期間Ｔ_offになると、液晶抵抗Ｒ_LC
によるリークパスが存在するために、液晶セル１の保持
電圧は、選択期間Ｔ_on中に印加された電圧−Ｖ_Dより、
Ｃ_LCとＲ_LCの積による時定数に従って図１３（Ｃ）に示
す如く低下してしまう。ここで、電圧保持率をΔＶ_LCと
すると、ΔＶ_LCは次式で表わされる。

【００１１】 ΔＶ_LC＝（Ｖ_LC rms／Ｖ_D）×１００（％）（２）ただし、上式中、Ｖ_LC rmsは液晶セル１の非選択期間Ｔ
_offでの実効電圧であり、Ｃ_LCとＲ_LCとを用いて次式の
ように表わせる。

【００１２】

【数２】

【００１３】通常、Ｒ_LCは非常に大きく、例えば１×１
０¹²Ω程度であるために、電圧保持率ΔＶ_LCには殆ど影
響はない。しかし、パネル工程中の液晶注入時には汚染
等で１〜２桁程度Ｒ_LCが低下し、またパネル化後も経時
変化するため、実効電圧Ｖ_LCrmsが低下し、電圧保持率
ΔＶ_LCの低下が著しくなる。

【００１４】上記の２つの問題点を同時に解決するため
に、従来は図２１及び図２２の等価回路に示すように、
液晶容量Ｃ_LCと並列に蓄積容量Ｃ_Sを設けていた。図２
１は従来のＣ_S独立方式の等価回路図で、蓄積容量Ｃ_S
の一端を液晶容量Ｃ_LCとトランジスタＴＲのソースとの
接続点に接続し、Ｃ_Sの他端をＣ_S線ＣＢに接続したも
のである。

【００１５】また、図２２は従来のＣ_Sオンゲート方式
の等価回路図で、蓄積容量Ｃ_Sの他端をＣ_S線でなく、
隣接のゲートバスラインＧＢ₂に接続したものである。
いずれの場合も、(1) 式は蓄積容量Ｃ_Sによって次式の
ように修正される。

【００１６】

【数３】

【００１７】蓄積容量Ｃ_SはゲートバスラインＧＢに印
加する電圧変動による画素電極の電位変化ΔＶ（Ｃ_GS）
を抑制するために、液晶容量Ｃ_LCの約３倍程度という大
なる値を必要とする。

【００１８】

【発明が解決しようとする課題】しかるに、上記の大な
る値の蓄積容量Ｃ_Sは画素電極との間に形成しなければ
ならないため、開口率が大きく下がってしまう。また、
図２１に示したＣ_S独立方式では専用のバスラインであ
るＣ_S線ＣＢを必要とし、これをゲートバスラインＧＢ
と平行に設けるためにデータバスラインＤＢと交差す
る。またデータバスラインが蓄積容量電極と交差する。

【００１９】従って、上記の従来のＣ_S独立方式ではデ
ータバスラインＤＢのＣ_S線ＣＢとの交差及び蓄積容量
電極との交差によって、各交差点の容量によりデータバ
スラインＤＢの負荷容量が増大し、信号遅延が起きて問
題となる。

【００２０】一方、図２２に示したＣ_Sオンゲート方式
では蓄積容量Ｃ_SをゲートバスラインＧＢ₁，ＧＢ₂と
共用するため、データバスラインＤＢと専用バスライン
や蓄積容量電極との交差は無いが、ゲートバスラインＧ
Ｂ₁，ＧＢ₂の負荷容量が増加するため、画素数の多い
高精細パネルでは低抵抗ゲートバスラインが必要とな
り、走査信号遅延やバスラインの材料や形状が制限され
てしまう。

【００２１】本発明は上記の点に鑑みなされたもので、
蓄積電極を所定の構成とするか、液晶パネルの構成を工
夫することにより、上記の課題を解決した液晶表示装置
を提供することを目的とする。

【００２２】

【課題を解決するための手段】図１は請求項１記載の発
明の原理説明用等価回路図を示す。同図中、図１９と同
一構成部分には同一符号を付し、その説明を省略する。
図１に示すように、本発明は蓄積容量電極を、電荷保持
容量電極と、ゲートバスラインＧＢとの容量結合による
画素電位の電圧低下補正用の容量電極とに分け、夫々を
独立した構成としたものである。同図中、Ｃ_Qは上記の
電荷保持容量電極による電荷保持容量、Ｃ_Cは補正用容
量電極によるＣ_GS補正容量を示す。

【００２３】図２は請求項３記載の発明の原理説明用等
価回路図を示す。本発明はゲートバスラインの方向と平
行な方向に相隣る２つの画素電極、すなわち液晶容量Ｃ
_LC1と液晶抵抗Ｒ_LC1で表わされる第１の画素電極と、
液晶容量Ｃ_LC2と液晶抵抗Ｒ _LC2で表わされる第２の画
素電極との間を島状の電極で接続する。この島状の電極
による容量はＣ_Xで示される。

【００２４】また、特に図示しないが、請求項７及び８
記載の発明は、単一の前記画素電極を前記データバスラ
インと平行方向に分割し、前記蓄積容量電極を、該分割
した画素電極間を接続する島状の電極構造とし、前記分
割した画素電極の一方に、前記ゲートバスラインで制御
される第１の薄膜トランジスタが接続され、他方の該画
素電極に、該ゲートバスラインより遅延手段を介して制
御される第２の薄膜トランジスタ、及び次段の前記ゲー
トバスラインで制御される第３の薄膜トランジスタの直
列回路が接続される。

【００２５】

【作用】請求項１記載の発明では、蓄積容量電極の面積
を見積もる際、図１に示すゲートバスラインＧＢとの容
量結合による画素電位を補正するＣ_GS補正容量Ｃ_Cの電
極の面積は、寄生容量Ｃ_GSと同じであれば良く、この寄
生容量Ｃ_GSは非常に小さな値であるから、容量値に対応
して非常に小さい面積で良い。

【００２６】また、画素電位を保持する電荷保持容量Ｃ
_Qの電極の面積は液晶容量Ｃ_LCと同じくらいの容量を形
成すればよいので、比較的小なる面積にできる。従っ
て、Ｃ _C及びＣ_Qの全体の電極の面積は従来のＣ_S独立
方式に比し小さくすることができる。

【００２７】また、請求項３記載の発明では、図２に示
すように、データバスラインＤＢから互いに逆位相で印
加される信号電圧をＶ₁，Ｖ₂，薄膜トランジスタＴＲ
をスイッチＳ₁，Ｓ₂で示すものとすると、同じライン
の画素の薄膜トランジスタ（スイッチ）Ｓ₁及びＳ₂が
夫々オンのときには、Ａ点、Ｂ点に信号電圧Ｖ₁，Ｖ ₂
が印加される。この時のＣ点の電位Ｖ₃は次式で表わさ
れる。

【００２８】Ｖ₃＝（Ｖ₁＋Ｖ₂）／２この式よりＣ点の電位Ｖ₃は一定電位となることがわか
る。その後、スイッチＳ₁，Ｓ₂をオフにすると、液晶
抵抗Ｒ_LC1とＲ_LC2によって、Ｃ_LC1，Ｃ_Xの電荷が漏
れ始める。この時、Ａ，Ｂ点の電位は同時に同方向に漏
れるために、電位Ｖ₃はやはり一定電位となる。

【００２９】この状態においては、液晶容量Ｃ_LC1，Ｃ
_LC2と蓄積容量Ｃ_Xとは並列の容量として考えることが
できるため、Ｃ_LC1，Ｃ_LC2の電荷の漏れ量が従来はτ
₁（＝Ｒ_LC1×Ｃ_LC1又はＲ_LC2×Ｃ_LC2）で表わされ
る時定数に従って減少したのに対し、本発明ではＣ_Xを
構成することでτ₂（＝Ｒ_LC1×（Ｃ_LC1＋Ｃ_X）又は
Ｒ_LC2×（Ｃ_LC2＋Ｃ_X））で時定数が示され、この時
定数は従来より大となる。この時定数の増加分（τ₂−
τ₁）が上記電荷の漏れ量を低減する。

【００３０】また、請求項７及び８記載の発明では、分
割した画素電極の一方であって、第３の薄膜トランジス
タにより次段のゲートバスラインのゲート信号で制御さ
れる画素電極が、その前段のゲートバスラインのゲート
信号より所定時間遅延されるゲート信号で駆動される第
２の薄膜トランジスタにより制御される。

【００３１】これにより、前段のゲートバスラインのゲ
ート信号オフ状態となっても蓄積容量電極がフローティ
ング状態にならず、かつオフ状態の時点での次段のゲー
トバスラインによるクロストークが防止される。従っ
て、島状の蓄積容量電極構造により請求項３記載の発明
で生じることがある残像、フリッカ等の画像劣化を防止
することが可能となる。

【００３２】

【実施例】図３は本発明の第１実施例の構成図を示す。
同図中、図１と同一構成部分には同一符号を付してあ
る。図３において、データバスラインＤＢとゲートバス
ラインＧＢとは夫々互いに直交している。アクティブマ
トリクス基板上の上記データバスラインＤＢとゲートバ
スラインＧＢとの交差点近傍には、画素電極１１とＴＦ
Ｔ１２とが設けられている。ＴＦＴ１２のゲート電極は
ゲートバスラインＧＢに接続され、ドレイン電極はデー
タバスラインＤＢに接続され、更にソース電極は画素電
極１１に接続されている。

【００３３】ゲート駆動ドライバ１３の出力端はゲート
バスラインＧＢに接続される一方、インバータ回路１４
を介してＣ_GS補正容量電極１５に接続されている。この
Ｃ_GS補正容量電極１５はゲートバスラインＧＢと平行に
画素電極１１上に配置されている。このＣ_GS補正容量電
極１５の面積はＴＦＴ１２において形成される寄生容量
Ｃ_GSと同じであればよく、後述の電荷保持容量電極１６
のそれよりも十分に小でよい。

【００３４】また、電荷保持容量電極１６はゲートバス
ラインＧＢと平行に、かつ、画素電極１１上を横切るよ
うに配置され、これをパネル端子部分にまで引き出し、
固定電位に接続されている。このとき、引き出し電極
は、ゲートバスラインＧＢとクロスオーバーしないよ
う、ゲート駆動ドライバ１３に接続される端子電極とは
反対方向に引き出す。この電荷保持容量電極１６の面積
は液晶容量Ｃ_LCと同じ容量が得られる程度の大きさでよ
く、従来の蓄積電極に比べて小でよい。従って、従来に
比べて開口率が向上する。

【００３５】図４は図３の等価回路図を示す。同図中、
図１及び図３と同一構成部分には同一符号を付し、その
説明を省略する。図４において、Ｃ_Qは電荷保持容量電
極１６と画素電極１１とその間の基板によって形成され
る電荷保持容量、Ｃ_CはＣ_GS補正容量電極１５と画素電
極１１とその間の基板とによって形成されるＣ_GS補正容
量である。

【００３６】本実施例によれば、蓄積容量Ｃ_SとなるＣ
_GS補正容量Ｃ_Cと電荷保持容量Ｃ_Qを得るための電極１
５及び１６の全体の面積を従来に比し小にできるから開
口率を上昇でき、またバスラインの負荷容量が低減され
るため信号遅延を抑えることができ、更にバスラインの
材料、形状の設計条件を緩和することができる。

【００３７】図５は本発明の第２実施例の構成図、図６
は本発明の第２実施例の等価回路図を示す。両図中、図
１及び図３と同一構成部分には同一符号を付し、その説
明を省略する。図５及び図６に示す第２実施例はゲート
バスラインＧＢ’が画素電極１１上に形成され、電荷保
持容量Ｃ_Qを形成するための電極を兼ねている点に特徴
がある。本実施例では、固定電位に接続するための引き
出し電極が不要である。

【００３８】本実施例はデータバスラインＤＢ方向に隣
接する画素電極上に一ライン前のゲートバスラインＧ
Ｂ’が設けられるため、第１実施例と同じ開口率を得る
ためには、画素電極１１をゲートバスライン幅程度デー
タバスライン方向に長くする必要があるが、第１実施例
と同様の効果を有する。

【００３９】図７は本発明の第３実施例の構成図、図８
は図７の断面図を示す。図８において、透明基板となる
厚さ約１mm程度のガラス基板を２枚用意し、そのうちの
１枚をＴＦＴを形成したアクティブマトリクス基板とす
る。ＴＦＴはガラス基板（アクティブマトリクス基板）
２３上にチタン（Ｔｉ），クロム（Ｃｒ）又はアルミニ
ウム（Ａｌ）等をスパッタにより全面に積層し、ゲート
バスラインＧＢ，ゲート電極２４をパターニングする。
この時同時に同材料で蓄積容量電極２１を形成する。

【００４０】この蓄積容量電極２１は図７及び図８に示
すように、ゲートバスラインＧＢの長手方向に隣接する
ｎ番目の画素電極１１_nと（ｎ＋１）番目の画素電極１
１_n+ ₁との両方に跨がって島状（引き出し線不要、デー
タバスラインＤＢ_n，ＤＢ_n+ ₁との交差点無し）に形成
される。

【００４１】次に図８に示すように、蓄積容量電極２１
及びゲート電極２４が形成されたガラス基板２３上に、
二酸化シリコン（ＳｉＯ₂）や窒化シリコン（ＳｉＮ）
によるゲート絶縁膜２５をＰＣＶＤ法により被覆形成し
た後、アモルファスシリコン（ａ−Ｓｉ）材による半導
体層２６をＰＣＶＤ法により連続して積層してトランジ
スタのパターンでパターニングする。

【００４２】更に、ｎ⁺型ａ−Ｓｉ材とチタン（Ｔｉ）
又はタンタル（Ｔａ）材によるドレイン電極２８，ソー
ス電極２９及びデータバスライン（図７のＤＢ_n，ＤＢ
_n+1）を形成する。この時データバスラインは図７にＤ
Ｂ_n，ＤＢ_n+1で示すように、ゲートバスラインＧＢに
直交し、かつ、隣接するｎ番目の画素電極１１_nと（ｎ
＋１）番目の画素電極１１間の一つおきに形成される。
従って、（ｎ−１）番目の画素電極１１_n-1の右側と、
（ｎ＋２）番目の画素電極１１_n+2の左側に、データバ
スラインＤＢ_n，ＤＢ_n-1に夫々隣接してデータバスラ
インＤＢ_n-1，ＤＢ_n+2が形成される（いずれも図示せ
ず）。

【００４３】そして、透明のＩＴＯ（Indium Tin Oxid
e）により、１１_n，１１_n+1等の画素電極をパターニ
ング形成する。ここで、画素電極１１_n，１１_n+1と蓄
積容量電極２１とはある程度の重なりをもつようにす
る。この重なりは液晶容量Ｃ_LCと蓄積容量Ｃ_Sとの比が
例えば１：２にするとより効果的である。

【００４４】しかる後に、図８のドレイン電極２８，ソ
ース電極２９，画素電極１１_n，１１_n+1等に保護絶縁
膜及び液晶配向膜（いずれも図示せず）を塗布してアク
ティブマトリクス基板を作成する。またもう一枚のガラ
ス基板にカラーフィルタ、ブラックマトリクス、液晶配
向膜をパターニングして対向基板とする。最後に上記の
アクティブマトリクス基板と対向基板とを対向させると
共に、それらの間に液晶を封入することにより液晶パネ
ルが完成する。

【００４５】このようにして完成した第３実施例の液晶
パネルの等価回路は図９に示す如くになる。同図中、図
２，図７及び図８と同一構成部分には同一符号を付し、
その説明を省略する。図９において、ＴＦＴ１２_n及び
１２_n+1は図２に示したスイッチＳ₁及びＳ₂に相当
し、またＣ_Sは図２に示した２つのＣ_Xの直列合成容量
で、図７の蓄積容量電極２１による蓄積容量を示す。

【００４６】また、図９のｎ番目の液晶セル３１_nは液
晶抵抗Ｒ_LCnと液晶容量Ｃ_LCnの並列回路で表わされ、
ｎ＋１番目の液晶セル３１_n+1は液晶抵抗Ｒ_LCn+1と液
晶容量Ｃ_LCn+1の並列回路で表わされる。上記の蓄積容
量Ｃ_SはＴＦＴ１２_n及び１２_n+1の各ソース間に接続
される。

【００４７】これにより、図２と共に説明したように、
ＴＦＴ１２_n，１２_n+1がオンのときにデータバスライ
ンＤＢ_nとＤＢ_n+1に互いに逆極性の信号電圧を印加し
て液晶セル３１_n，３１_n+1に書き込み、その後ＴＦＴ
１２_n，１２_n+1がオフのときの容量Ｃ_LCn，
Ｃ_LCn+1，Ｃ_Sの放電（電荷の漏れ量）を従来より少な
くすることができる。

【００４８】図７において、ｎ番目のデータバスライン
ＤＢ_nと（ｎ＋１）番目のデータバスラインＤＢ_n+1に
は逆極性の信号電圧を印加する。この信号電圧を発生す
る周辺回路を含む液晶表示装置の一実施例を図１０に示
す。

【００４９】同図中、図７及び図８に示した構成の各画
素がマトリクス状に複数配設された液晶パネル３３の奇
数番目のデータバスラインＤＢ_nはシフトレジスタ３４
に接続され、偶数番目のデータバスラインＤＢ_n+1はシ
フトレジスタ３５に接続されている。また、水平方向に
配設された複数本のゲートバスラインＧＢは液晶パネル
３３の右側に引き出されてシフトレジスタ３６に接続さ
れている。

【００５０】パソコン３７は水平走査周期のライン信号
と信号電圧（データ）とを少なくとも発生し、ライン信
号はシフトレジスタ３６へ供給し、信号電圧はラッチ３
８に供給する一方、インバータ３９を介してラッチ４０
に供給する。ラッチ３８の出力信号電圧は並列にシフト
レジスタ３４に転送され、またラッチ４０の出力信号電
圧は並列にシフトレジスタ３５に転送される。

【００５１】従って、シフトレジスタ３４より奇数番目
のデータバスラインＤＢ_nに印加される信号電圧と、シ
フトレジスタ３５より偶数番目のデータバスラインＤＢ
_n+1に印加される信号電圧とは互いに極性が反転してい
る。本実施例によれば、電圧保持率を低下させることな
く、専用のバスラインが不要で、しかも材料や形状を考
慮せずに蓄積容量を設けることができるため、高品質な
液晶表示ができる。

【００５２】ところで、図７及び図９に示す第３実施例
の液晶パネルでは、実際に図４に示すようなゲートバス
ラインＧＢと画素電極１１_n，１１_n+1との間に寄生容
量Ｃ _GSが存在する。すなわち、ゲートバスラインＧＢが
ＴＦＴ（１２_n）オン電圧からオフ電圧に切り替わる際
に、蓄積容量Ｃ_Sの両端の画素電極１１_n，１１_n+1及
び蓄積容量電極２１の電位が総てフローティング状態と
なり、上記寄生容量Ｃ _GSにより画素電極１１_n，１１
_n+1の電位変動が大きくなる。

【００５３】すなわち、蓄積容量Ｃ_Sは、液晶セル３１
_n，３１_n+1の容量Ｃ_LCN，Ｃ_LCN+ ₁の電圧降下を抑制
する働きがあるものの、上記電位変動による残像、フリ
ッカが生じる虞がある。

【００５４】そこで、図１１に、本発明の第３実施例に
おける変形例の概略構成図を示す。図中、図７及び図９
と同一構成部分には同一符号を付し、その説明を省略す
る。

【００５５】図１１において、単一の画素電極１１_nが
データバスラインＤＢと平行方向に分割され、この分割
画素電極１１_an，１１_bn間を接続する島状の蓄積容量電
極２１が形成される。

【００５６】分割画素電極１１_anは第１の薄膜トランジ
スタであるＴＦＴ１２_1nのソースＳと接続される。この
ＴＦＴ１２_1nのドレインＤはデータバスラインＤＢに接
続され、ゲートＧはｍ番目ゲートバスラインＧＢ_mに接
続される。また、分割画素電極１１_bnは第３の薄膜トラ
ンジスタであるＴＦＴ１２_2nのソースＳと接続される。
このＴＦＴ１２_2nのドレインＤはデータバスラインＤＢ
に接続され、ゲートＧはｍ＋１番目ゲートバスラインＧ
Ｂ_m+1に接続される。

【００５７】そこで、図１２に、図１１の動作タイミン
グの説明図を示す。図１２に示すように、ゲートバスラ
インＧＢ_mとＧＢ_m+1によるゲート信号は半パルス（例
えば３０μsec ）分重複するタイミングで印加される。
そのため、ｍ番目ゲートバスラインＧＢ_mの信号電圧が
ＴＦＴ（１２_1n）オン電圧からオフ電圧に変化する時に
は、ｍ＋１番目ゲートバスラインＧＢ_m+1がＴＦＴ（１
２_2n）オン電圧になってＴＦＴ１２_2nがオン状態とな
る。

【００５８】従って、蓄積容量電極２１はストレージキ
ャパシタとして働くこととなり、ゲートバスラインの電
位変化による画素電極１１_an，１１_bnの電位変動が減少
し、上述のような残像、フリッカを防止することができ
る。

【００５９】ところが、ｍ番目ゲートバスラインＧＢ_m
の信号電圧がオフ電圧になるときにはｍ＋１番目ゲート
バスラインＧＢ_m+1の信号電圧がオン電圧になってお
り、データバスラインＤＢより供給された分割画素電極
１１_bnのｍデータ上にｍ＋１データ（ｍデータより数μ
ｓ後）が供給されることとなって分割画素電極１１_anの
ｍデータとクロストークを生じることになる。

【００６０】そこで、図１３に、本発明の第４実施例の
概略構成図を示す。図中、図１１と同一構成部分には同
一符号を付し、その説明を省略する。図１３において、
図１１におけるＴＦＴ１２_2nと分割画素電極１１_bnとの
間に第２の薄膜トランジスタであるＴＦＴ１２_3nを介在
させたものである。

【００６１】すなわち、ＴＦＴ１２_3nのドレインＤはＴ
ＦＴ１２_2nのソースＳに接続され、ソースＳは分割画素
電極１１_bnに接続される。また、ＴＦＴ１２_3nのゲート
Ｇは抵抗Ｒ₁を介してｍ番目ゲートバスラインＧＢｍに
接続される。

【００６２】抵抗Ｒ₁は、例えばアモルファスシリコン
膜（比抵抗１０⁹Ωcm）を用いることにより容易に形成
可能であり、該抵抗Ｒ₁とＴＦＴ１２_3nのゲート容量と
により、例えば時定数μs の遅延回路（積分回路）を構
成する。

【００６３】ここで、図１４に、図１３の動作タイミン
グの説明図を示す。図１４に示すように、ｍ番目ゲート
バスラインＧＢ_mがＴＦＴ（１２_1n）オン電圧になる
と、上述の遅延回路によりＴ（数μs ）遅延してＰ点が
オン電圧となってＴＦＴ１２_3nがオン状態となる。そこ
で、ｍ＋１番目ゲートバスラインＧＢ_m+1がＴＦＴ（１
２_2n）オン電圧になったときに、分割画素電極１１_bnに
はデータバスラインＤＢからのｍデータが供給される。

【００６４】そして、ｍ番目ゲートバスラインＧＢ_mが
ＴＦＴ（１２_1n）オフ電圧になるとＴＦＴ１２_1nがオフ
状態になると共に、上述の遅延回路によりＴＦＴ１２_3n
がｔ（数μs ）後にオフ状態となる。

【００６５】すなわち、ｍ番目ゲートバスラインＧＢ_m
がオフ電圧になったときには、ＴＦＴ１２_3nは未だオン
状態であることから、蓄積容量電極２１は蓄積容量Ｃ_S
として働き、フローティング状態とはならない。その
後、データバスラインＤＢよりｍデータの数μｓ後にｍ
＋１データが供給される時点ではＴＦＴ１２_3nはオフ状
態であり、分割画素電極１１_bnでのクロストークが発生
することはない。

【００６６】このように、島状の蓄積容量電極２１を設
けることにより、第３実施例で説明したように専用のバ
スラインを不用として電圧保持率の低下を防止すること
ができると共に、かつ抵抗Ｒ₁及びＴＦＴ１２_3nにより
残像、フリッカ、クロストークを防止することができ、
高品質な液晶表示を行うことができる。

【００６７】また、図１５に、本発明の第４実施例にお
ける変形例の概略構成図を示す。図中、図１３と同一構
成部分には同一符号を付し、その説明を省略する。図１
５において、図１３の抵抗Ｒ₁に代えて、ＴＦＴ１２_3n
のゲートＧを、ｍ番目及びｍ＋１番目ゲートバスライン
ＧＢ_m，ＧＢ_m+1の間に形成される制御ゲートバスライ
ンであるｍ’番目ゲートバスラインＧＢ_m’に接続した
ものである。このｍ’番目ゲートバスラインＧＢ_m’に
は、ｍ番目ゲートバスラインＧＢ_mよりｔ（数μs ）遅
延した同一のゲート信号電圧が印加される。

【００６８】そこで、図１６に、図１５の動作タイミン
グの説明図を示す。図１６は、図１４と同様に、ｍ番目
ゲートバスラインＧＢ_mがオフ電圧になった後、ｔ（数
μs）経過して、ｍ’番目ゲートバスラインＧＢ_m’が
オフ電圧となる。これによりＴＦＴ１２1nがオフ状態か
ら数μs 後にＴＦＴ１２_3nがオフ状態になることによ
り、画素電位の変動が小さくなり、図１３と同様に残
像、フリッカの防止はもちろん、クロストークを防止す
ることができる。

【００６９】次に、図１７に、本発明の第５実施例の概
略構成図を示す。図中、図７と同一構成部分には同一符
号を付してその説明を省略する。図１７（Ａ）は概略構
成図であり、図１７（Ｂ）は動作タイミングの説明図で
ある。

【００７０】図１７（Ａ）において、ゲートバスライン
（ＧＢ）と平行方向に相隣る２つの画素電極１１_n，１
１_n+1間を島状の蓄積容量電極２１で接続するもので、
ＴＦＴ１２_n+1のゲートＧとゲートバスラインＧＢとの
間に抵抗Ｒ₂を介在させたものであり、他の構成は図７
及び図９と同様である。この抵抗Ｒ₂は第４実施例と同
様に、例えばアモルファスシリコン膜（比抵抗１０⁹Ω
cm）を用いることにより容易に形成することができ、該
抵抗Ｒ₂とＴＦＴ１２_n+1のゲート容量とにより時定数
ｔ（数μs ）の遅延回路を構成する。

【００７１】そこで、動作タイミングを説明すると、図
１７（Ｂ）に示すように、ゲートバスラインＧＢがオン
電圧になるとＴＦＴ１２_nがオン状態となり、ｔ時間
（数μs ）後にＴＦＴ１２_n+1がオン状態となる。この
とき、画素電極１１_nにはｎ番目データバスラインＤＢ
_nよりｎデータが供給され、画素電極１１_n+1には（ｎ
＋１）番目データバスラインＤＢ_n+1より（ｎ＋１）デ
ータが供給される。そして、ゲートバスラインＧＢがオ
フ電圧になるとＴＦＴ１２_nがオフ状態となるが、ＴＦ
Ｔ１２_n+1はｔ時間（数μs ）後にオフ状態となる。

【００７２】すなわち、ゲートバスラインＧＢがオフ電
圧になったときにはＴＦＴ１２_n+1は未だオン状態であ
ることから、画素電極１１_n+1及び蓄積容量電極２１は
フローティング状態とはならず、蓄積容量Ｃ_Sとしての
働きをなすものである。

【００７３】これにより、画素電極，１１_n，１１_n+1
の電位変動が減少して残像、フリッカ、クロストークの
発生を防止することができ、高品質な液晶表示を行うこ
とができるものである。

【００７４】

【発明の効果】上述の如く、請求項１記載の発明では全
体として蓄積容量の面積を小さくすることができるか
ら、開口率が上昇して表示品質を向上することができ、
またバスラインの負荷容量が低減され、信号遅延を抑え
ることができると共に、バスラインの材料の設計条件を
緩和することができる。

【００７５】また、請求項３記載の発明では、ゲートバ
スライン方向に隣接する２つの信号電極が島状の蓄積容
量電極を介して接続されると共に、隣接するデータバス
ラインに供給する信号電圧を夫々極性反転して同時に印
加するようにして電荷の漏れ量を従来より小にすること
ができるため、専用のバスラインが不要で、かつ、材料
や形状を考慮せずに蓄積容量を設けることができ、高品
質の液晶表示装置を実現することができる。

【００７６】さらに、請求項７及び８記載の発明では、
分割した画素電極の一方であって、第３の薄膜トランジ
スタにより次段のゲートバスラインのゲート信号で制御
される画素電極を、その前段のゲートバスラインのゲー
ト信号より所定時間遅延されるゲート信号で駆動される
第２の薄膜トランジスタにより制御することにより、島
状の蓄積容量電極を形成することで生じることがある残
像、フリッカ、クロストークの発生を防止することがで
き、高品質な液晶表示を行うことができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の原理説明用等価回路図で
ある。

【図２】請求項３記載の発明の原理説明用等価回路図で
ある。

【図３】本発明の第１実施例の構成図である。

【図４】本発明の第１実施例の等価回路図である。

【図５】本発明の第２実施例の構成図である。

【図６】本発明の第２実施例の等価回路図である。

【図７】本発明の第３実施例の構成図である。

【図８】図７の断面図である。

【図９】本発明の第３実施例の等価回路図である。

【図１０】本発明の一実施例の全体構成図である。

【図１１】本発明の第３実施例における変形例の概略構
成図である。

【図１２】図１１の動作タイミングの説明図である。

【図１３】本発明の第４実施例の概略構成図である。

【図１４】図１３の動作タイミングの説明図である。

【図１５】本発明の第４実施例における変形例の概略構
成図である。

【図１６】図１５の動作タイミングの説明図である。

【図１７】本発明の第５実施例の概略構成図である。

【図１８】従来の液晶パネルの一画素の一例の構成図で
ある。

【図１９】従来の液晶パネルの一画素の等価回路図であ
る。

【図２０】各バスラインの印加電圧と液晶セルの印加電
圧を示すタイムチャートである。

【図２１】従来のＣ_S独立方式の等価回路図である。

【図２２】従来のＣ_Sオンゲート方式の等価回路図であ
る。

【符号の説明】

１１，１１_n，１１_n+1，５０₁，５０₂ 画素電極１１_an，１１_bn 分割画素電極１２，１２_n，１２_n+1，５１₁，５１₂，５２₁，５
２₂，５３₁，５３₂，ＴＲ薄膜トランジスタ（ＴＦ
Ｔ）１３ゲートバスライン駆動ドライバ１４，３９インバータ１５Ｃ_GS補正容量電極１６電荷保持容量電極２１蓄積容量電極３３液晶パネルＣ_LC，Ｃ_LC1，Ｃ_LC2 液晶容量Ｃ_Q 電荷保持容量Ｃ_C Ｃ_GS補正容量Ｒ_LC1，Ｒ_LC2 容量抵抗Ｃ_X，Ｃ_S 蓄積容量ＤＢ，ＤＢ_n，ＤＢ_n+1 データバスラインＧＢ，ＧＢ’ ゲートバスライン

フロントページの続き (72)発明者高原和博神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】信号電圧を供給する複数のデータバスラ
イン（ＤＢ）と、走査電圧を供給する複数のゲートバス
ライン（ＧＢ）とが交差し、各交差点の夫々において該
ゲートバスライン（ＧＢ）にゲートが接続され、該デー
タバスライン（ＤＢ）にドレイン（又はソース）が接続
された薄膜トランジスタ（ＴＲ）と、該薄膜トランジス
タ（ＴＲ）のソース（又はドレイン）に画素電極（１）
と蓄積容量電極（Ｃ_S）とが並列に接続されたアクティ
ブマトリクス基板が液晶を介して対向基板に対向配置さ
れた液晶表示装置において、前記蓄積容量電極（Ｃ_S）を、電荷保持容量電極（１
６）と、前記ゲートバスライン（ＧＢ）との容量結合に
よる画素電位の電圧低下補正用の容量電極（１５）とに
分け、該電荷保持容量電極（１６）と該補正用容量電極
（１５）とを夫々独立した構成としたことを特徴とする
液晶表示装置。
【請求項２】前記補正用容量電極（１５）には、前記
ゲートバスライン（ＧＢ）に印加するパルスとは逆極性
のパルスを印加することを特徴とする請求項１記載の液
晶表示装置。
【請求項３】信号電圧を供給する複数のデータバスラ
イン（ＤＢ）と、走査電圧を供給する複数のゲートバス
ライン（ＧＢ）とが交差し、各交差点の夫々において該
ゲートバスライン（ＧＢ）にゲートが接続され、該デー
タバスライン（ＤＢ）にドレイン（又はソース）が接続
された薄膜トランジスタ（ＴＲ）と、該薄膜トランジス
タ（ＴＲ）のソース（又はドレイン）に画素電極（１）
と蓄積容量電極（Ｃ_S）とが並列に接続されたアクティ
ブマトリクス基板が液晶を介して対向基板に対向配置さ
れた液晶表示装置において、前記蓄積容量電極（Ｃ_S）を、前記ゲートバスライン
（ＧＢ）の方向と平行な方向に相隣る２つの前記画素電
極単位で該相隣る２つの前記画素電極間を接続する島状
の電極構造（２１）としたことを特徴とする液晶表示装
置。
【請求項４】前記島状蓄積容量電極（２１）に接続さ
れた前記相隣る２つの画素電極（１１_n，１１_n+1）に
夫々前記薄膜トランジスタ（１２_n，１２_n+ ₁）を介し
て接続された隣接する２本の前記データバスライン（Ｄ
Ｂ_n，ＤＢ_n+ ₁）は、前記島状蓄積電極（２１）に交差
しない位置に配設されてなることを特徴とする請求項３
記載の液晶表示装置。
【請求項５】前記島状蓄積電極（２１）に接続された
前記相隣る２つの画素電極（１１_n，１１_n+1）に夫々
前記薄膜トランジスタ（１２_n，１２_n+1）を介して接
続される隣接する２本の前記データバスライン（Ｄ
Ｂ_n，ＤＢ_n+1）は、互いに逆極性の信号電圧が印加さ
れることを特徴とする請求項３又は４記載の液晶表示装
置。
【請求項６】前記２本のデータバスライン（ＤＢ_n，
ＤＢ_n+1）のうち、次段のデータバスライン（Ｄ
Ｂ_n+1）に接続される前記薄膜トランジスタ（１
２ _n+1）のゲートに、遅延手段を形成することを特徴と
する請求項３乃至５記載の液晶表示装置。
【請求項７】信号電圧を供給する複数のデータバスラ
イン（ＤＢ）と、走査電圧を供給する複数のゲートバス
ライン（ＧＢ）とが交差し、各交差点の夫々において該
ゲートバスライン（ＧＢ）にゲートが接続され、該デー
タバスライン（ＤＢ）ドレイン（又はソース）が接続さ
れた薄膜トランジスタ（ＴＲ）と、該薄膜トランジスタ
（ＴＲ）のソース（又はドレイン）に画素電極（１）と
蓄積容量電極（Ｃ_S）とが並列に接続されたアクティブ
マトリクス基板が液晶を介して対向基板に対向配置され
た液晶表示装置において、単一の前記画素電極（１１_n）を前記データバスライン
（ＤＢ）と平行方向に分割し、前記蓄積容量電極
（Ｃ_S）を、該分割した画素電極（１１_an，１１_bn）間
を接続する島状の電極構造としたことを特徴とする液晶
表示装置。
【請求項８】前記分割した画素電極（１１_an，１
１_bn）の一方（１１_an）に、前記ゲートバスライン（Ｇ
Ｂ_m）で制御される第１の薄膜トランジスタが接続さ
れ、他方の画素電極（１１_bn）に、該ゲートバスライン（Ｇ
Ｂ_m）より遅延手段を介して制御される第２の薄膜トラ
ンジスタ、及び次段の前記ゲートバスライン（Ｇ
Ｂ_m+1）で制御される第３の薄膜トランジスタの直列回
路が接続されることを特徴とする請求項７記載の液晶表
示装置。
【請求項９】前記遅延手段に代えて、前記第２の薄膜
トランジスタを前記ゲートバスライン（ＧＢ_m）により
所定時間遅延されたゲート信号で制御する制御ゲートバ
スラインを設けることを特徴とする請求項７記載の液晶
表示装置。
【請求項１０】前記ゲートバスライン（ＧＢ_m）と前
記次段のゲートバスライン（ＧＢ_m+1）とが、一部重複
するタイミングでゲート信号を印加させることを特徴と
する請求項８又は９記載の液晶表示装置。