JPH06266584A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH06266584A JPH06266584A JP5055714A JP5571493A JPH06266584A JP H06266584 A JPH06266584 A JP H06266584A JP 5055714 A JP5055714 A JP 5055714A JP 5571493 A JP5571493 A JP 5571493A JP H06266584 A JPH06266584 A JP H06266584A
- Authority
- JP
- Japan
- Prior art keywords
- data
- integrated circuit
- input
- abnormality
- access
- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 集積回路に対する異常発生時までのアクセス
を記憶し、異常発生時には、その内容を読み出すことに
より、異常発生の要因の分析を容易にする。 【構成】 集積回路１に新たなデータが入力される毎
に、アクセストレース部５のアクセストレースメモリ７
内の古いデータを消去させつつ、最も新しいデータから
所定サイクル前までのデータを保持させ、異常が発生し
たことを示す信号が入力されたとき、メモリ制御部８に
よって前記アクセストレースメモリ７の更新処理を停止
させて、それまでのデータを保持させる。
を記憶し、異常発生時には、その内容を読み出すことに
より、異常発生の要因の分析を容易にする。 【構成】 集積回路１に新たなデータが入力される毎
に、アクセストレース部５のアクセストレースメモリ７
内の古いデータを消去させつつ、最も新しいデータから
所定サイクル前までのデータを保持させ、異常が発生し
たことを示す信号が入力されたとき、メモリ制御部８に
よって前記アクセストレースメモリ７の更新処理を停止
させて、それまでのデータを保持させる。
Description
【０００１】
【産業上の利用分野】本発明は入力信号に基づいてデー
タ処理を実行して信号を出力する集積回路に関する。
タ処理を実行して信号を出力する集積回路に関する。
【０００２】
【従来の技術】アドレスデコーダなどのように多数の素
子を集積した集積回路の基本構成として、従来、図３に
示す構成が知られている。
子を集積した集積回路の基本構成として、従来、図３に
示す構成が知られている。
【０００３】この図に示す集積回路１０１は外部からの
データを取り込むデータ入力部１０２と、このデータ入
力部１０２によって取り込まれたデータを処理するデー
タ処理部１０３と、このデータ処理部１０３によって生
成されたデータを必要に応じて外部に出力するデータ出
力部１０４とを備えている。
データを取り込むデータ入力部１０２と、このデータ入
力部１０２によって取り込まれたデータを処理するデー
タ処理部１０３と、このデータ処理部１０３によって生
成されたデータを必要に応じて外部に出力するデータ出
力部１０４とを備えている。
【０００４】そして、外部からのデータ、例えばＣＰＵ
から出力されるアドレスデータなどを取り込むととも
に、このデータを処理し、必要に応じて処理結果（デー
タ）、例えば各メモリチップのいずれかを選択するチッ
プセレクト信号などを外部に出力する。
から出力されるアドレスデータなどを取り込むととも
に、このデータを処理し、必要に応じて処理結果（デー
タ）、例えば各メモリチップのいずれかを選択するチッ
プセレクト信号などを外部に出力する。
【０００５】
【発明が解決しようとする課題】ところで、このような
従来の集積回路１０１においては、何らかの不具合によ
り、集積回路１０１の出力に異常が発生した場合、その
要因を推定することが困難であるという問題がある。
従来の集積回路１０１においては、何らかの不具合によ
り、集積回路１０１の出力に異常が発生した場合、その
要因を推定することが困難であるという問題がある。
【０００６】例えば、プログラミング可能な集積回路１
０１では、そのプログラミングの順序により、動作が異
なるため、ソフトウェアに不具合があったとき、集積回
路１０１内部のレジスタから異常発生時のプログラミン
グ内容を読み出したとしても、その発生要因を推定する
ことが難しい。
０１では、そのプログラミングの順序により、動作が異
なるため、ソフトウェアに不具合があったとき、集積回
路１０１内部のレジスタから異常発生時のプログラミン
グ内容を読み出したとしても、その発生要因を推定する
ことが難しい。
【０００７】また、仮にソフトウェアが正しいとして
も、ハードウェアに不具合があったとき、集積回路１０
１にデータを入力するタイミングでノイズが発生した
り、ハードウェアの故障で正常でないデータが入力され
て異常が発生した場合、その要因を推定することは困難
である。
も、ハードウェアに不具合があったとき、集積回路１０
１にデータを入力するタイミングでノイズが発生した
り、ハードウェアの故障で正常でないデータが入力され
て異常が発生した場合、その要因を推定することは困難
である。
【０００８】本発明は上記の事情に鑑み、集積回路に対
する異常発生時までのアクセスを記憶し、異常発生時に
は、その内容を読み出すことにより、異常発生の要因の
分析を容易にすることができる集積回路を提供すること
を目的としている。
する異常発生時までのアクセスを記憶し、異常発生時に
は、その内容を読み出すことにより、異常発生の要因の
分析を容易にすることができる集積回路を提供すること
を目的としている。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、入力されたデータを取り込むとともに、
これを処理し、必要に応じて処理動作によって得られた
データを出力する集積回路において、入力されるデータ
を取り込むとともに、古いデータを消去しながら、最も
新しいデータから所定サイクル前までのデータを保持す
るアクセストレースメモリと、異常が発生したことを示
す信号が入力されたとき、前記アクセストレースメモリ
の更新処理を停止させて、それまでのデータを保持させ
るメモリ制御部とを備えたことを特徴としている。
めに本発明は、入力されたデータを取り込むとともに、
これを処理し、必要に応じて処理動作によって得られた
データを出力する集積回路において、入力されるデータ
を取り込むとともに、古いデータを消去しながら、最も
新しいデータから所定サイクル前までのデータを保持す
るアクセストレースメモリと、異常が発生したことを示
す信号が入力されたとき、前記アクセストレースメモリ
の更新処理を停止させて、それまでのデータを保持させ
るメモリ制御部とを備えたことを特徴としている。
【００１０】
【作用】上記の構成において、集積回路に新たなデータ
が入力される毎に、アクセストレースメモリ内の古いデ
ータが消去されつつ、最も新しいデータから所定サイク
ル前までのデータが保持され、異常が発生したことを示
す信号が入力されたとき、メモリ制御部によって前記ア
クセストレースメモリの更新処理が停止させられ、それ
までのデータが保持される。
が入力される毎に、アクセストレースメモリ内の古いデ
ータが消去されつつ、最も新しいデータから所定サイク
ル前までのデータが保持され、異常が発生したことを示
す信号が入力されたとき、メモリ制御部によって前記ア
クセストレースメモリの更新処理が停止させられ、それ
までのデータが保持される。
【００１１】
【実施例】図１は本発明による集積回路の一実施例を示
すブロック図である。
すブロック図である。
【００１２】この図に示す集積回路１は外部からのデー
タを取り込むデータ入力部２と、このデータ入力部２に
よって取り込まれたデータを処理するデータ処理部３
と、このデータ処理部３によって生成されたデータを必
要に応じて外部に出力するデータ出力部４と、この集積
回路１に対するアクセス履歴を記憶するアクセストレー
ス部５とを備えており、外部からのデータを取り込むと
ともに、このデータを処理し、必要に応じて処理結果
（データ）を外部に出力するとともに、この集積回路１
に対するアクセス履歴を記憶し、システムの異常を示す
異常トリガ信号（例えば、ＭＮＩ信号など）が入力され
たとき、アクセス履歴の更新処理をストップして異常発
生時までの数サイクル分のアクセス履歴内容を保持す
る。
タを取り込むデータ入力部２と、このデータ入力部２に
よって取り込まれたデータを処理するデータ処理部３
と、このデータ処理部３によって生成されたデータを必
要に応じて外部に出力するデータ出力部４と、この集積
回路１に対するアクセス履歴を記憶するアクセストレー
ス部５とを備えており、外部からのデータを取り込むと
ともに、このデータを処理し、必要に応じて処理結果
（データ）を外部に出力するとともに、この集積回路１
に対するアクセス履歴を記憶し、システムの異常を示す
異常トリガ信号（例えば、ＭＮＩ信号など）が入力され
たとき、アクセス履歴の更新処理をストップして異常発
生時までの数サイクル分のアクセス履歴内容を保持す
る。
【００１３】この場合、前記アクセストレース部５は図
２に示す如く集積回路１に入力されるデータを監視して
ラッチタイミング信号を発生するラッチタイミング制御
部６と、集積回路１に入力されるアドレスデータ、デー
タ、ステータス信号などを所定サイクル分（例えば、数
サイクル〜数十サイクル分）記憶するアクセストレース
メモリ７と、前記ラッチタイミング制御部６から出力さ
れるラッチタイミング信号に基づいて集積回路１に入力
されるアドレスデータ、データ、ステータス信号など前
記アクセストレースメモリ７に順次、記憶させるメモリ
制御部８とを備えており、集積回路１に入力されるアド
レスデータ、データ、ステータス信号などを取り込むと
ともに、アクセストレースメモリ中の古いデータを削除
しながら、これらアドレスデータ、データ、ステータス
信号などを記憶し、システムの異常を示す異常トリガ信
号が入力されたとき、アクセストレースメモリ７の更新
処理をストップして異常発生時までの数サイクル分のア
ドレスデータ、データ、ステータス信号などを保持す
る。
２に示す如く集積回路１に入力されるデータを監視して
ラッチタイミング信号を発生するラッチタイミング制御
部６と、集積回路１に入力されるアドレスデータ、デー
タ、ステータス信号などを所定サイクル分（例えば、数
サイクル〜数十サイクル分）記憶するアクセストレース
メモリ７と、前記ラッチタイミング制御部６から出力さ
れるラッチタイミング信号に基づいて集積回路１に入力
されるアドレスデータ、データ、ステータス信号など前
記アクセストレースメモリ７に順次、記憶させるメモリ
制御部８とを備えており、集積回路１に入力されるアド
レスデータ、データ、ステータス信号などを取り込むと
ともに、アクセストレースメモリ中の古いデータを削除
しながら、これらアドレスデータ、データ、ステータス
信号などを記憶し、システムの異常を示す異常トリガ信
号が入力されたとき、アクセストレースメモリ７の更新
処理をストップして異常発生時までの数サイクル分のア
ドレスデータ、データ、ステータス信号などを保持す
る。
【００１４】次に、図１および図２に示すブロック図を
参照しながら、この実施例の動作を説明する。
参照しながら、この実施例の動作を説明する。
【００１５】まず、アクセストレース部５のラッチタイ
ミング制御部６によって集積回路１に対して入力される
データが監視され、予め設定されている条件、例えばリ
ード信号やライト信号が立ち上がる毎に、ラッチタイミ
ング信号が生成されるとともに、メモリ制御部８によっ
て集積回路１に入力されるアドレスデータ、データ、ス
テータス信号などの入力データが取り込まれてアクセス
トレースメモリ７がメモリフルになるまで、このアクセ
ストレースメモリ７に順次、記憶される。
ミング制御部６によって集積回路１に対して入力される
データが監視され、予め設定されている条件、例えばリ
ード信号やライト信号が立ち上がる毎に、ラッチタイミ
ング信号が生成されるとともに、メモリ制御部８によっ
て集積回路１に入力されるアドレスデータ、データ、ス
テータス信号などの入力データが取り込まれてアクセス
トレースメモリ７がメモリフルになるまで、このアクセ
ストレースメモリ７に順次、記憶される。
【００１６】そして、アクセストレースメモリ７がメモ
リフルになれば、メモリ制御部８によって前記アクセス
トレースメモリ７に格納されている入力データのうち、
最も古い入力データが消去されながら、集積回路１に入
力されるアドレスデータ、データ、ステータス信号など
の最も新しい入力データがアクセストレースメモリ７に
順次、格納される。
リフルになれば、メモリ制御部８によって前記アクセス
トレースメモリ７に格納されている入力データのうち、
最も古い入力データが消去されながら、集積回路１に入
力されるアドレスデータ、データ、ステータス信号など
の最も新しい入力データがアクセストレースメモリ７に
順次、格納される。
【００１７】以下、上述したアクセストレースメモリ７
の更新処理が繰り返されて、このアクセストレースメモ
リ７内に最も新しい入力データから数サイクル分の前の
入力データが記憶される。
の更新処理が繰り返されて、このアクセストレースメモ
リ７内に最も新しい入力データから数サイクル分の前の
入力データが記憶される。
【００１８】そして、集積回路１のアクセストレース部
５に対してシステムの異常を示す異常トリガ信号が入力
されれば、メモリ制御部８はアクセストレースメモリ７
の更新処理を停止し、リセット信号等が入力されても、
以後ソフトウェアによっ再トレースがイネーブルにされ
ない限り、アクセストレースメモリ７の内容が保持され
る。
５に対してシステムの異常を示す異常トリガ信号が入力
されれば、メモリ制御部８はアクセストレースメモリ７
の更新処理を停止し、リセット信号等が入力されても、
以後ソフトウェアによっ再トレースがイネーブルにされ
ない限り、アクセストレースメモリ７の内容が保持され
る。
【００１９】これによって、システムのシャットダウン
処理時や再立ち上げ時に、アクセストレースメモリ７に
保持されている異常発生時の入力データから数サイクル
前の入力データまでを読み出してこれを解析することに
より、異常の要因を容易に判定することができる。
処理時や再立ち上げ時に、アクセストレースメモリ７に
保持されている異常発生時の入力データから数サイクル
前の入力データまでを読み出してこれを解析することに
より、異常の要因を容易に判定することができる。
【００２０】このようにこの実施例においては、外部か
らのデータを取り込むとともに、このデータを処理し、
必要に応じて処理結果（データ）を外部に出力するとと
もに、この集積回路１に対するアクセス履歴を記憶し、
システムの異常を示す異常トリガ信号（例えば、ＭＮＩ
信号など）が入力されたとき、アクセス履歴の更新処理
をストップして異常発生時までの数サイクル分のアクセ
ス履歴内容を保持するようにしたので、集積回路１に対
する異常発生時までのアクセスを記憶し、異常発生時に
は、その内容を読み出すことにより、異常発生の要因の
分析を容易にすることができる。
らのデータを取り込むとともに、このデータを処理し、
必要に応じて処理結果（データ）を外部に出力するとと
もに、この集積回路１に対するアクセス履歴を記憶し、
システムの異常を示す異常トリガ信号（例えば、ＭＮＩ
信号など）が入力されたとき、アクセス履歴の更新処理
をストップして異常発生時までの数サイクル分のアクセ
ス履歴内容を保持するようにしたので、集積回路１に対
する異常発生時までのアクセスを記憶し、異常発生時に
は、その内容を読み出すことにより、異常発生の要因の
分析を容易にすることができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、集
積回路に対する異常発生時までのアクセスを記憶し、異
常発生時には、その内容を読み出すことにより、異常発
生の要因の分析を容易にすることができる。
積回路に対する異常発生時までのアクセスを記憶し、異
常発生時には、その内容を読み出すことにより、異常発
生の要因の分析を容易にすることができる。
【図１】本発明による集積回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１に示すアクセストレース部の詳細な構成例
を示すブロック図である。
を示すブロック図である。
【図３】従来から知られている集積回路の基本構成例を
示すブロック図である。
示すブロック図である。
１ 集積回路 ２ データ入力部 ３ データ処理部 ４ データ出力部 ５ アクセストレース部 ６ ラッチタイミング制御部 ７ アクセストレースメモリ ８ メモリ制御部
Claims (1)
- 【請求項１】 入力されたデータを取り込むとともに、
これを処理し、必要に応じて処理動作によって得られた
データを出力する集積回路において、 入力されるデータを取り込むとともに、古いデータを消
去しながら、最も新しいデータから所定サイクル前まで
のデータを保持するアクセストレースメモリと、 異常が発生したことを示す信号が入力されたとき、前記
アクセストレースメモリの更新処理を停止させて、それ
までのデータを保持させるメモリ制御部と、 を備えたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055714A JPH06266584A (ja) | 1993-03-16 | 1993-03-16 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055714A JPH06266584A (ja) | 1993-03-16 | 1993-03-16 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266584A true JPH06266584A (ja) | 1994-09-22 |
Family
ID=13006552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055714A Pending JPH06266584A (ja) | 1993-03-16 | 1993-03-16 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062182A1 (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | 半導体集積回路装置 |
| US8479071B2 (en) | 2006-12-22 | 2013-07-02 | Fujitsu Limited | Information processing apparatus, history management method |
-
1993
- 1993-03-16 JP JP5055714A patent/JPH06266584A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062182A1 (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | 半導体集積回路装置 |
| US8479071B2 (en) | 2006-12-22 | 2013-07-02 | Fujitsu Limited | Information processing apparatus, history management method |
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