JPH06266750A - ロジックシステム - Google Patents
ロジックシステムInfo
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- JPH06266750A JPH06266750A JP5278549A JP27854993A JPH06266750A JP H06266750 A JPH06266750 A JP H06266750A JP 5278549 A JP5278549 A JP 5278549A JP 27854993 A JP27854993 A JP 27854993A JP H06266750 A JPH06266750 A JP H06266750A
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- JP
- Japan
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- logic
- signal
- network
- signals
- programmable
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 与えられれたオペレ―ションに対してアレイ
サイズをより小さく、与えらアレイサイズにおいてより
複雑なオペレ―ションを可能とするロジックシステムを
提供することである。 【構成】 ロジックシグナルＬＦ２に基いてロジックシ
グナルＬＳ０−２を生成するプログラマブルサ―キット
と、プログラマブルサ―キットと分離され、複数のロジ
ックファンクションを実行することが可能であり、プロ
グラマブルサ―キットからのロジックシグナルＬＳ０−
２を受けるように接続されたロジックネットワ―クＬＮ
０−２とからなり、少なくとも一つのロジックシグナル
はロジックネットワ―クによって実行されるロジックフ
ァンクションの選択を行い、少なくとも一つのロジック
シグナルはロジックネットワ―クによって選択されたロ
ジックファンクションのオペレ―ションをコントロ―ル
する。
サイズをより小さく、与えらアレイサイズにおいてより
複雑なオペレ―ションを可能とするロジックシステムを
提供することである。 【構成】 ロジックシグナルＬＦ２に基いてロジックシ
グナルＬＳ０−２を生成するプログラマブルサ―キット
と、プログラマブルサ―キットと分離され、複数のロジ
ックファンクションを実行することが可能であり、プロ
グラマブルサ―キットからのロジックシグナルＬＳ０−
２を受けるように接続されたロジックネットワ―クＬＮ
０−２とからなり、少なくとも一つのロジックシグナル
はロジックネットワ―クによって実行されるロジックフ
ァンクションの選択を行い、少なくとも一つのロジック
シグナルはロジックネットワ―クによって選択されたロ
ジックファンクションのオペレ―ションをコントロ―ル
する。
Description
【０００１】
【発明の概要】本発明は、それぞれが１またはそれ以上
のロジックファンクションを実行するいくつかのサブネ
ットワ―クからなるマルチファンクションネットワ―ク
またはスイッチトネットワ―クのいずれかにより、種々
のロジックファンクションを実行することができる１ま
たはそれ以上のロジックネットワ―クを用いたシステム
に関するものである。各ロジックネットワークは、ファ
ンクション的には分離しているが、ロジックネットワー
クによって実行されるロジックファンクションを選択す
るためにロジックネットワークがロジックシグナルを受
ける１またはそれ以上のプログラマブルサーキットとは
オペレーション的に関連している。プログラマブルサー
キットはまた、選択されたロジックファンクションを実
行するロジックネットワークのパフォーマンスをコント
ロールするためのロジックシグナルを供給する。例え
ば、ロジックネットワークによって実行されるカウンタ
ファンクションを選択するロジックシグナルを、カウン
タオペレーションの初期化、実行、終了のロジックシグ
ナルと同様に、プログラマブルサーキットが供給するこ
とができる。
のロジックファンクションを実行するいくつかのサブネ
ットワ―クからなるマルチファンクションネットワ―ク
またはスイッチトネットワ―クのいずれかにより、種々
のロジックファンクションを実行することができる１ま
たはそれ以上のロジックネットワ―クを用いたシステム
に関するものである。各ロジックネットワークは、ファ
ンクション的には分離しているが、ロジックネットワー
クによって実行されるロジックファンクションを選択す
るためにロジックネットワークがロジックシグナルを受
ける１またはそれ以上のプログラマブルサーキットとは
オペレーション的に関連している。プログラマブルサー
キットはまた、選択されたロジックファンクションを実
行するロジックネットワークのパフォーマンスをコント
ロールするためのロジックシグナルを供給する。例え
ば、ロジックネットワークによって実行されるカウンタ
ファンクションを選択するロジックシグナルを、カウン
タオペレーションの初期化、実行、終了のロジックシグ
ナルと同様に、プログラマブルサーキットが供給するこ
とができる。
【０００２】このように、プログラマブルサ―キットは
ロジックネットワ―クにおけるファンクションの選択お
よびオペレ―ションのコントロ―ルを行い、ロジックネ
ットワ―クで実行されるデ―タマニプレ―ションにおけ
る機能的な負担を低減することができる。これにより、
与えられたオペレ―ションに対してプログラマブルロジ
ック、ゲ―ト、メモリアレイのサイズをより小さくする
ことが可能となり、与えられたアレイサイズにおいてよ
り複雑なオペレ―ションが可能となる。本発明における
プログラマブルサ―キットおよびロジックネットワ―ク
を半導体チップに集積化することにより、全体の効率を
向上させることが可能となり、与えられた半導体チップ
エリアにおいてより複雑なアプリケ―ションを実行する
ことが可能となる。
ロジックネットワ―クにおけるファンクションの選択お
よびオペレ―ションのコントロ―ルを行い、ロジックネ
ットワ―クで実行されるデ―タマニプレ―ションにおけ
る機能的な負担を低減することができる。これにより、
与えられたオペレ―ションに対してプログラマブルロジ
ック、ゲ―ト、メモリアレイのサイズをより小さくする
ことが可能となり、与えられたアレイサイズにおいてよ
り複雑なオペレ―ションが可能となる。本発明における
プログラマブルサ―キットおよびロジックネットワ―ク
を半導体チップに集積化することにより、全体の効率を
向上させることが可能となり、与えられた半導体チップ
エリアにおいてより複雑なアプリケ―ションを実行する
ことが可能となる。
【０００３】いくつかの状況下においては、ロジックネ
ットワ―ク内にメモリセルのグル―プを集積化すること
により、さらにプログラマブルサ―キットからのオフロ
―ドを達成することが可能となる。メモリセルはプログ
ラマブルサ―キットからのコントロ―ルシグナルによっ
て選択的にアクティベイトすることができ、ロジックネ
ットワ―クで実行されるオペレ―ションの１またはそれ
以上の要素をコントロ―ルすることが可能となる。これ
により、プログラマブルサ―キットは必要なメモリセル
を選択するだけでよく、メモリセルに記憶されているす
べてのコントロ―ルシグナルを発生させる必要がなくな
る。同様に、プログラマブルロジック、ゲ―トアレイの
コントロ―ルストラクチャをロジックネットワ―ク内に
入れることが可能である。
ットワ―ク内にメモリセルのグル―プを集積化すること
により、さらにプログラマブルサ―キットからのオフロ
―ドを達成することが可能となる。メモリセルはプログ
ラマブルサ―キットからのコントロ―ルシグナルによっ
て選択的にアクティベイトすることができ、ロジックネ
ットワ―クで実行されるオペレ―ションの１またはそれ
以上の要素をコントロ―ルすることが可能となる。これ
により、プログラマブルサ―キットは必要なメモリセル
を選択するだけでよく、メモリセルに記憶されているす
べてのコントロ―ルシグナルを発生させる必要がなくな
る。同様に、プログラマブルロジック、ゲ―トアレイの
コントロ―ルストラクチャをロジックネットワ―ク内に
入れることが可能である。
【０００４】ロジックネットワ―クは、特定のデ―タマ
ニピュレ―ションタスクを実行するように構成すること
が可能となり、この場合にはプログラマブルサ―キット
を用いた場合よりもより効率的な実行が可能となる。ま
た、多数のデ―タマニピュレ―ションサ―キットをプロ
グラマブルサ―キットからの最少限のデマンドによって
同時にコントロ―ルすることができ、このことにより全
体のパフォ―マンスを向上させることができる。
ニピュレ―ションタスクを実行するように構成すること
が可能となり、この場合にはプログラマブルサ―キット
を用いた場合よりもより効率的な実行が可能となる。ま
た、多数のデ―タマニピュレ―ションサ―キットをプロ
グラマブルサ―キットからの最少限のデマンドによって
同時にコントロ―ルすることができ、このことにより全
体のパフォ―マンスを向上させることができる。
【０００５】１またはそれ以上のロジックネットワ―ク
によって行なわれるファンクションは、全体のロジック
ファンクションにとって必要であれば、プログラマブル
サ―キットからのロジックシグナルによって切り換える
ことができる。したがって、プログラマブルサ―キット
およびプログラマブルサ―キットによってそのファンク
ションおよびオペレ―ションがコントロ―ルされるロジ
ックネットワ―クにより、コスト的に有利な用途を得る
ことができる。
によって行なわれるファンクションは、全体のロジック
ファンクションにとって必要であれば、プログラマブル
サ―キットからのロジックシグナルによって切り換える
ことができる。したがって、プログラマブルサ―キット
およびプログラマブルサ―キットによってそのファンク
ションおよびオペレ―ションがコントロ―ルされるロジ
ックネットワ―クにより、コスト的に有利な用途を得る
ことができる。
【０００６】
【実施例】図１において、プログラマブルサ―キット
は、それ自体へのインプットシグナルに基いて、少なく
とも第１および第２のロジックアウトプットシグナルセ
ットＬＳＦＡ、ＬＳＯＡ；ＬＳＦＢ、ＬＳＯＢ；ＬＳＦ
Ｃ、ＬＳＯＣの生成が可能なものである。例えば、この
プログラマブルサ―キットとしては、ＰＬＡ、ＰＧＡ、
ＰＭＡ等のプログラマブルロジックサ―キットを用いて
もよいが、本出願前に出願した特願平５−２７８３６８
号において開示したユ―ザ―プログラマブルロジックデ
バイスを用いると効果的である。
は、それ自体へのインプットシグナルに基いて、少なく
とも第１および第２のロジックアウトプットシグナルセ
ットＬＳＦＡ、ＬＳＯＡ；ＬＳＦＢ、ＬＳＯＢ；ＬＳＦ
Ｃ、ＬＳＯＣの生成が可能なものである。例えば、この
プログラマブルサ―キットとしては、ＰＬＡ、ＰＧＡ、
ＰＭＡ等のプログラマブルロジックサ―キットを用いて
もよいが、本出願前に出願した特願平５−２７８３６８
号において開示したユ―ザ―プログラマブルロジックデ
バイスを用いると効果的である。
【０００７】ロジックアウトプットシグナルセットＬＳ
ＦＡ、ＬＳＯＡ；ＬＳＦＢ、ＬＳＯＢ；ＬＳＦＣ、ＬＳ
ＯＣは、各ロジックネットワ―クＬＮ１、ＬＮ２および
ＬＮ３によって受けられるように接続されている。本発
明の基本的な実施例においては単一のロジックネットワ
―クによって達成することも可能であるが、２以上のロ
ジックネットワ―クを用いてより複雑なシステムを実現
することも可能である。ロジックネットワ―クによって
受けられたロジックシグナルＬＳＦＡ、ＬＳＦＢおよび
ＬＳＦＣは、ロジックシグナルＬＳＦが供給されている
間あるいは異なったロジックシグナルＬＳＦが供給され
るまでネットワ―クが実行すべきロジックファンクショ
ンを決定する。ロジックシグナルＬＳＦを受けたロジッ
クネットワ―クによって所望のロジックファンクション
が選択されると、続いてロジックシグナルＬＳＯにより
そのロジックネットワ―クのオペレ―ションがコントロ
―ルされ所望のファンクションが実行される。
ＦＡ、ＬＳＯＡ；ＬＳＦＢ、ＬＳＯＢ；ＬＳＦＣ、ＬＳ
ＯＣは、各ロジックネットワ―クＬＮ１、ＬＮ２および
ＬＮ３によって受けられるように接続されている。本発
明の基本的な実施例においては単一のロジックネットワ
―クによって達成することも可能であるが、２以上のロ
ジックネットワ―クを用いてより複雑なシステムを実現
することも可能である。ロジックネットワ―クによって
受けられたロジックシグナルＬＳＦＡ、ＬＳＦＢおよび
ＬＳＦＣは、ロジックシグナルＬＳＦが供給されている
間あるいは異なったロジックシグナルＬＳＦが供給され
るまでネットワ―クが実行すべきロジックファンクショ
ンを決定する。ロジックシグナルＬＳＦを受けたロジッ
クネットワ―クによって所望のロジックファンクション
が選択されると、続いてロジックシグナルＬＳＯにより
そのロジックネットワ―クのオペレ―ションがコントロ
―ルされ所望のファンクションが実行される。
【０００８】例えば、ロジックシグナルＬＳＦＡがロジ
ックネットワ―クＬＮ１で実行されるカウンタおよびコ
ンパレ―タのファンクションを選択し、ロジックシグナ
ルＬＳＯＡがカウンタのオペレ―ションのコントロ―
ル、すなわちカウンタをインクリメントあるいはデクリ
メントするかのコントロ―ル、コンパレ―タへのカウン
ト値のアウトプットのコントロ―ルを行う。必要に応じ
て、１またはそれ以上のロジックネットワ―クは、ロジ
ックネットワ―クＬＮ２に見られるように、プログラマ
ブルサ―キットへのフィ―ドバックコネクションＦＢＬ
を有することもできる。上述の例においては、ロジック
ネットワ―クＬＮ２からのフィ―ドバックシグナルはカ
ウンタが所望の値（例えば、ゼロ）に達したときにカウ
ンタからアウトプットされる。フィ―ドバックシグナル
は、プログラマブルサ―キットによって、ネットワ―ク
ＬＮ１のカウンタとしてのオペレ―ションをストップさ
せるためのロジックシグナルを生成し、ロジックネット
ワ―クＬＮ１へ異なったロジックファンクション（例え
ば、アダ―としてのファンクション）を供給してアダ―
としてオペレ―ションさせるための他のロジックシグナ
ルＬＳＦＡを生成するために、インプットシグナルとし
て用いることができる。
ックネットワ―クＬＮ１で実行されるカウンタおよびコ
ンパレ―タのファンクションを選択し、ロジックシグナ
ルＬＳＯＡがカウンタのオペレ―ションのコントロ―
ル、すなわちカウンタをインクリメントあるいはデクリ
メントするかのコントロ―ル、コンパレ―タへのカウン
ト値のアウトプットのコントロ―ルを行う。必要に応じ
て、１またはそれ以上のロジックネットワ―クは、ロジ
ックネットワ―クＬＮ２に見られるように、プログラマ
ブルサ―キットへのフィ―ドバックコネクションＦＢＬ
を有することもできる。上述の例においては、ロジック
ネットワ―クＬＮ２からのフィ―ドバックシグナルはカ
ウンタが所望の値（例えば、ゼロ）に達したときにカウ
ンタからアウトプットされる。フィ―ドバックシグナル
は、プログラマブルサ―キットによって、ネットワ―ク
ＬＮ１のカウンタとしてのオペレ―ションをストップさ
せるためのロジックシグナルを生成し、ロジックネット
ワ―クＬＮ１へ異なったロジックファンクション（例え
ば、アダ―としてのファンクション）を供給してアダ―
としてオペレ―ションさせるための他のロジックシグナ
ルＬＳＦＡを生成するために、インプットシグナルとし
て用いることができる。
【０００９】図２は、本発明の他の実施例を示したもの
である。各ロジックシグナルソ―スＳ０……Ｓｎはロジ
ックネットワ―クＬＮ０……ＬＮｎへロジックインプッ
トシグナルの各セットを供給するように接続され、ネッ
トワ―クからのロジックアウトプットシグナルは各シグ
ナルデスティネ―ションＤ０……Ｄｎに接続される。各
ロジックネットワ―クＬＮ０……はプログラマブルサ―
キットから同一のファンクションおよびコントロ―ルシ
グナルＬＳＦ、ＬＳＣを受けるものとして示されてい
る。各シグナルソ―スＳ０……およびシグナルデスティ
ネ―ションＤ０……は、プログラマブルサ―キットから
各ロジックコントロ―ルシグナルＬＳ０……ＬＳｎおよ
びＬＤ０……ＬＤｎを受けるように接続されている。仮
に各ロジックネットワ―クが機能的に同様のものであれ
ば、プログラマブルコントロ―ルシステムはシングルイ
ンストラクションマルチプルデ―タパス（ＳＩＭＤ）デ
―タプロセッサによって達成することができる。
である。各ロジックシグナルソ―スＳ０……Ｓｎはロジ
ックネットワ―クＬＮ０……ＬＮｎへロジックインプッ
トシグナルの各セットを供給するように接続され、ネッ
トワ―クからのロジックアウトプットシグナルは各シグ
ナルデスティネ―ションＤ０……Ｄｎに接続される。各
ロジックネットワ―クＬＮ０……はプログラマブルサ―
キットから同一のファンクションおよびコントロ―ルシ
グナルＬＳＦ、ＬＳＣを受けるものとして示されてい
る。各シグナルソ―スＳ０……およびシグナルデスティ
ネ―ションＤ０……は、プログラマブルサ―キットから
各ロジックコントロ―ルシグナルＬＳ０……ＬＳｎおよ
びＬＤ０……ＬＤｎを受けるように接続されている。仮
に各ロジックネットワ―クが機能的に同様のものであれ
ば、プログラマブルコントロ―ルシステムはシングルイ
ンストラクションマルチプルデ―タパス（ＳＩＭＤ）デ
―タプロセッサによって達成することができる。
【００１０】仮に異なったデ―タに対して同一のファン
クションが実行されるようにマルチプルデ―タシグナル
プロセシングユニットを割り当てることができれば、多
くのデジタルシグナルプロセシングのアプリケ―ション
において大きな改良を行うことができる。例えば、本来
的にマトリクス加算可能な多くの独立した加算を行う場
合、これらのオペレ―ションを同時に実行することは非
常に有利である。
クションが実行されるようにマルチプルデ―タシグナル
プロセシングユニットを割り当てることができれば、多
くのデジタルシグナルプロセシングのアプリケ―ション
において大きな改良を行うことができる。例えば、本来
的にマトリクス加算可能な多くの独立した加算を行う場
合、これらのオペレ―ションを同時に実行することは非
常に有利である。
【００１１】本発明の実施例のロジックシステムを用い
て二つの４×４マトリクスの加算を行いその結果を第３
のマトリクスに記憶する場合について考える。加算され
るべき二つのマトリクスのデ―タは、図２に示した第１
および第２のシグナルソ―スＳ０およびＳ１に対応する
二つの４×４メモリサ―キット（ＳＡおよびＳＢ）に記
憶される。第３の４×４メモリサ―キット（ＤＣ）は図
２のデ―タデスティネ―ションＤ０に対応する。ロジッ
クネットワ―クＬＮ０……ＬＮ３にはそれぞれジェネラ
ルパ―パスＡＬＵが用いられる。プログラマブルサ―キ
ットにはインプットロジックシグナルが供給され、ロジ
ックネットワ―クＬＮ０……ＬＮ３においてＡＬＵがア
ド（加算）ファンクションを実行するためのファンクシ
ョンセレクションシグナルＬＳＦが生成される。プログ
ラマブルサ―キットからのソ―スコントロ―ルシグナル
ＬＳ０、ＬＳ１により、プログラマブルサ―キットから
のコントロ―ルシグナルＬＳＣのコントロ―ル下におい
てオペレ―トされるＡＬＵ（ロジックネットワ―クＬＮ
０……ＬＮ３）にメモリサ―キット（シグナルソ―スＳ
０およびＳ１）からのデ―タが送られる。コントロ―ル
シグナルＬＤ０は、ＡＬＵ（ロジックネットワ―クＬＮ
０……ＬＮ３）から４×４メモリサ―キット（シグナル
デスティネ―ション）へのデ―タ伝送をコントロ―ルす
る。プログラマブルサ―キットによって生成されるロジ
ックシグナルＬＳ０、ＬＳ１はシグナルソ―スＳ０、Ｓ
１とＡＬＵ（ロジックネットワ―クＬＮ０……ＬＮ３）
との間のデ―タ伝送の実行をコントロ―ルし、ロジック
シグナルＬＤ０はデ―タデスティネ―ションＤ０からの
デ―タ伝送をコントロ―ルする。ロジックシグナルＬＳ
０……ＬＳ３は、４個のＡＬＵが以下のロジックオペレ
―ションを実行することをコントロ―ルする。
て二つの４×４マトリクスの加算を行いその結果を第３
のマトリクスに記憶する場合について考える。加算され
るべき二つのマトリクスのデ―タは、図２に示した第１
および第２のシグナルソ―スＳ０およびＳ１に対応する
二つの４×４メモリサ―キット（ＳＡおよびＳＢ）に記
憶される。第３の４×４メモリサ―キット（ＤＣ）は図
２のデ―タデスティネ―ションＤ０に対応する。ロジッ
クネットワ―クＬＮ０……ＬＮ３にはそれぞれジェネラ
ルパ―パスＡＬＵが用いられる。プログラマブルサ―キ
ットにはインプットロジックシグナルが供給され、ロジ
ックネットワ―クＬＮ０……ＬＮ３においてＡＬＵがア
ド（加算）ファンクションを実行するためのファンクシ
ョンセレクションシグナルＬＳＦが生成される。プログ
ラマブルサ―キットからのソ―スコントロ―ルシグナル
ＬＳ０、ＬＳ１により、プログラマブルサ―キットから
のコントロ―ルシグナルＬＳＣのコントロ―ル下におい
てオペレ―トされるＡＬＵ（ロジックネットワ―クＬＮ
０……ＬＮ３）にメモリサ―キット（シグナルソ―スＳ
０およびＳ１）からのデ―タが送られる。コントロ―ル
シグナルＬＤ０は、ＡＬＵ（ロジックネットワ―クＬＮ
０……ＬＮ３）から４×４メモリサ―キット（シグナル
デスティネ―ション）へのデ―タ伝送をコントロ―ルす
る。プログラマブルサ―キットによって生成されるロジ
ックシグナルＬＳ０、ＬＳ１はシグナルソ―スＳ０、Ｓ
１とＡＬＵ（ロジックネットワ―クＬＮ０……ＬＮ３）
との間のデ―タ伝送の実行をコントロ―ルし、ロジック
シグナルＬＤ０はデ―タデスティネ―ションＤ０からの
デ―タ伝送をコントロ―ルする。ロジックシグナルＬＳ
０……ＬＳ３は、４個のＡＬＵが以下のロジックオペレ
―ションを実行することをコントロ―ルする。
【００１２】サイクル１： ＤＡ［０、０］＝ＳＡ［０、０］＋ＳＢ［０、０］ ＤＡ［０、１］＝ＳＡ［０、１］＋ＳＢ［０、１］ ＤＡ［０、２］＝ＳＡ［０、２］＋ＳＢ［０、２］ ＤＡ［０、３］＝ＳＡ［０、３］＋ＳＢ［０、３］ サイクル２： ＤＡ［１、０］＝ＳＡ［１、０］＋ＳＢ［１、０］ ＤＡ［１、１］＝ＳＡ［１、１］＋ＳＢ［１、１］ ＤＡ［１、２］＝ＳＡ［１、２］＋ＳＢ［１、２］ ＤＡ［１、３］＝ＳＡ［１、３］＋ＳＢ［１、３］ サイクル３： ＤＡ［２、０］＝ＳＡ［２、０］＋ＳＢ［２、０］ ＤＡ［２、１］＝ＳＡ［２、１］＋ＳＢ［２、１］ ＤＡ［２、２］＝ＳＡ［２、２］＋ＳＢ［２、２］ ＤＡ［２、３］＝ＳＡ［２、３］＋ＳＢ［２、３］ サイクル４： ＤＡ［３、０］＝ＳＡ［３、０］＋ＳＢ［３、０］ ＤＡ［３、１］＝ＳＡ［３、１］＋ＳＢ［３、１］ ＤＡ［３、２］＝ＳＡ［３、２］＋ＳＢ［３、２］ ＤＡ［３、３］＝ＳＡ［３、３］＋ＳＢ［３、３］ ここに、ＳＡ［ｘ、ｙ］、ＳＢ［ｘ、ｙ］およびＤＡ
［ｘ、ｙ］は、対応するマトリクスロケ―ションに対応
したメモリロケ―ションｘ、ｙに記憶されているデ―タ
を示している。
［ｘ、ｙ］は、対応するマトリクスロケ―ションに対応
したメモリロケ―ションｘ、ｙに記憶されているデ―タ
を示している。
【００１３】このように、本発明における上述の実施例
では、二つの４×４マトリクスの加算およびその結果を
第３のマトリクスに記憶する動作を４オペレ―ションサ
イクルで実行することができ、シングルアリスマティッ
クプロセッサで必要とされる１６サイクルよりも短くす
ることができる。
では、二つの４×４マトリクスの加算およびその結果を
第３のマトリクスに記憶する動作を４オペレ―ションサ
イクルで実行することができ、シングルアリスマティッ
クプロセッサで必要とされる１６サイクルよりも短くす
ることができる。
【００１４】ＡＬＵのコントロ―ルに必要なロジックシ
グナルの発生並びにソ―スおよびデスティネ―ションメ
モリからのデ―タ伝送によって実行される上記一連のロ
ジックオペレ―ションのためのプログラマブルサ―キッ
トのデザインは、当該技術分野において利用されている
テクニックを用いて達成できる。
グナルの発生並びにソ―スおよびデスティネ―ションメ
モリからのデ―タ伝送によって実行される上記一連のロ
ジックオペレ―ションのためのプログラマブルサ―キッ
トのデザインは、当該技術分野において利用されている
テクニックを用いて達成できる。
【００１５】図３では、プログラマブルサ―キットはク
ラスタ状に設けたロジックネットワ―クのファンクショ
ンおよびオペレ―ションをコントロ―ルしている。すな
わち、二つのロジックネットワ―クＬＮＡ０、ＬＮＡ１
は対応するシグナルソ―スＳＡ０、ＳＡ１およびシグナ
ルデスティネ―ションＤＡ０、ＤＡ１とともに一のクラ
スタを形成し、三つのロジックネットワ―クＬＮＢ０…
…ＬＮＢ２は対応するシグナルソ―スおよびシグナルデ
スティネ―ションＳＢ０……ＳＢ２およびＤＢ０……Ｄ
Ｂ２とともに他のクラスタを形成している。プログラマ
ブルサ―キットはロジックファンクションセレクション
シグナルＬＳＦＡおよびＬＳＦＢをそれぞれロジックネ
ットワ―ククラスタＬＮＡ０、ＬＮＡ１およびＬＮＢ０
……ＬＮＢ２に供給しており、コントロ―ルシグナルＬ
ＳＣＡおよびＬＳＣＢについても同様である。さらに、
プログラマブルサ―キットは、コントロ―ルシグナルＬ
ＳＡ０、ＬＳＡ１およびＬＳＢ０……ＬＳＢ２をそれぞ
れシグナルソ―スＳＡ０、ＳＡ１およびＳＢ０……ＳＢ
２に供給し、同様にしてコントロ―ルシグナルＬＤＡ
０、ＬＤＡ１およびＬＤＢ０……ＬＤＢ２をそれぞれシ
グナルデスティネ―ションＤＡ０、ＤＡ１およびＤＢ０
……ＤＢ２に供給している。
ラスタ状に設けたロジックネットワ―クのファンクショ
ンおよびオペレ―ションをコントロ―ルしている。すな
わち、二つのロジックネットワ―クＬＮＡ０、ＬＮＡ１
は対応するシグナルソ―スＳＡ０、ＳＡ１およびシグナ
ルデスティネ―ションＤＡ０、ＤＡ１とともに一のクラ
スタを形成し、三つのロジックネットワ―クＬＮＢ０…
…ＬＮＢ２は対応するシグナルソ―スおよびシグナルデ
スティネ―ションＳＢ０……ＳＢ２およびＤＢ０……Ｄ
Ｂ２とともに他のクラスタを形成している。プログラマ
ブルサ―キットはロジックファンクションセレクション
シグナルＬＳＦＡおよびＬＳＦＢをそれぞれロジックネ
ットワ―ククラスタＬＮＡ０、ＬＮＡ１およびＬＮＢ０
……ＬＮＢ２に供給しており、コントロ―ルシグナルＬ
ＳＣＡおよびＬＳＣＢについても同様である。さらに、
プログラマブルサ―キットは、コントロ―ルシグナルＬ
ＳＡ０、ＬＳＡ１およびＬＳＢ０……ＬＳＢ２をそれぞ
れシグナルソ―スＳＡ０、ＳＡ１およびＳＢ０……ＳＢ
２に供給し、同様にしてコントロ―ルシグナルＬＤＡ
０、ＬＤＡ１およびＬＤＢ０……ＬＤＢ２をそれぞれシ
グナルデスティネ―ションＤＡ０、ＤＡ１およびＤＢ０
……ＤＢ２に供給している。
【００１６】システム内のロジックネットワ―クのクラ
スタ数は３個以上でもよく、クラスタ内のロジックネッ
トワ―ク数、シグナルソ―ス数およびシグナルデスティ
ネ―ション数も、実行されるシステムの機能に基いて、
グル―プ別あるいは個別に適宜変更してもよい。
スタ数は３個以上でもよく、クラスタ内のロジックネッ
トワ―ク数、シグナルソ―ス数およびシグナルデスティ
ネ―ション数も、実行されるシステムの機能に基いて、
グル―プ別あるいは個別に適宜変更してもよい。
【００１７】図３に示したようなアレンジにより、ロジ
ックファンクションの実行タスクを同時に実行される複
数のクラスタに分けることが可能となり、各タスクの実
行はプログラマブルサ―キットによって最適に調整する
ことができる。ロジックネットワ―クが各クラスタにお
いて同様のものである場合には、パ―ティションドシン
グルインストラクションマルチプルデ―タパス（ＰＳＩ
ＭＤ）プロセッサによって達成することができる。この
ようなシステムアレンジは種々のシグナルプロセシング
タスクの実行に応用できる。例えば、マトリクスマニピ
ュレ―ション、ニュ―ラルネットワ―クオペレ―ショ
ン、ファストフ―リエトランスフォ―ム（ＦＦＴ）等で
ある。このような構成により、多くのオペレ―ション
（例えば乗算）を１またはそれ以上のステ―ジ（クラス
タ）で並行して行う一方、他のオペレ―ション（例えば
加算）を他のクラスタで実行することが可能となる。例
えば、ロジックネットワ―クの一のクラスタ群で乗算フ
ァンクションを実行する一方他のクラスタ群で加算ファ
ンクションを実行させるようにすれば、このようなシス
テムのスル―プットを最適な方法でパイプライン化する
ことができる。アプリケ―ションに必要とされるファン
クションを実行するためのロジックネットワ―クをコン
トロ―ルするプログラムは、プログラマブルサ―キット
により容易に達成することができる。
ックファンクションの実行タスクを同時に実行される複
数のクラスタに分けることが可能となり、各タスクの実
行はプログラマブルサ―キットによって最適に調整する
ことができる。ロジックネットワ―クが各クラスタにお
いて同様のものである場合には、パ―ティションドシン
グルインストラクションマルチプルデ―タパス（ＰＳＩ
ＭＤ）プロセッサによって達成することができる。この
ようなシステムアレンジは種々のシグナルプロセシング
タスクの実行に応用できる。例えば、マトリクスマニピ
ュレ―ション、ニュ―ラルネットワ―クオペレ―ショ
ン、ファストフ―リエトランスフォ―ム（ＦＦＴ）等で
ある。このような構成により、多くのオペレ―ション
（例えば乗算）を１またはそれ以上のステ―ジ（クラス
タ）で並行して行う一方、他のオペレ―ション（例えば
加算）を他のクラスタで実行することが可能となる。例
えば、ロジックネットワ―クの一のクラスタ群で乗算フ
ァンクションを実行する一方他のクラスタ群で加算ファ
ンクションを実行させるようにすれば、このようなシス
テムのスル―プットを最適な方法でパイプライン化する
ことができる。アプリケ―ションに必要とされるファン
クションを実行するためのロジックネットワ―クをコン
トロ―ルするプログラムは、プログラマブルサ―キット
により容易に達成することができる。
【００１８】各クラスタが単一のロジックネットワ―ク
を含むように構成すれば、図３に示したようなサ―キッ
トによりマルチインプットマルチデ―タパス（ＭＩＭ
Ｄ）デ―タプロセッサを実現することができる。
を含むように構成すれば、図３に示したようなサ―キッ
トによりマルチインプットマルチデ―タパス（ＭＩＭ
Ｄ）デ―タプロセッサを実現することができる。
【００１９】二つの４×４マトリクス（ＡおよびＢ）の
マトリクス乗算を行いその結果を第３のマトリクス
（Ｃ）に記憶するというアプリケ―ションについて考え
る。この場合に行なわれる計算は、 C[0,0]=A[0,0]*B[0,0]+A[0,1]*B[1,0]+A[0,2]*B[2,0]+A
[0,3]*B[3,0] C[1,0]=A[1,0]*B[0,0]+A[1,1]*B[1,0]+A[1,2]*B[2,0]+A
[1,3]*B[3,0] C[2,0]=A[2,0]*B[0,0]+A[2,1]*B[1,0]+A[2,2]*B[2,0]+A
[2,3]*B[3,0] C[3,0]=A[3,0]*B[0,0]+A[3,1]*B[1,0]+A[3,2]*B[2,0]+A
[3,3]*B[3,0] と表される。Ｃ［０，１］……；Ｃ［０，２］……；Ｃ
［０，３］……についても同様の計算が行われる。した
がって、全体の計算は、 C[i,j]=A[i,0]*B[0,j]+A[i,1]*B[1,j]+A[i,2]*B[2,j]+A
[i,3]*B[3,j] ただし、i=0,1,2,3 ；j=0,1,2,3 と表される。
マトリクス乗算を行いその結果を第３のマトリクス
（Ｃ）に記憶するというアプリケ―ションについて考え
る。この場合に行なわれる計算は、 C[0,0]=A[0,0]*B[0,0]+A[0,1]*B[1,0]+A[0,2]*B[2,0]+A
[0,3]*B[3,0] C[1,0]=A[1,0]*B[0,0]+A[1,1]*B[1,0]+A[1,2]*B[2,0]+A
[1,3]*B[3,0] C[2,0]=A[2,0]*B[0,0]+A[2,1]*B[1,0]+A[2,2]*B[2,0]+A
[2,3]*B[3,0] C[3,0]=A[3,0]*B[0,0]+A[3,1]*B[1,0]+A[3,2]*B[2,0]+A
[3,3]*B[3,0] と表される。Ｃ［０，１］……；Ｃ［０，２］……；Ｃ
［０，３］……についても同様の計算が行われる。した
がって、全体の計算は、 C[i,j]=A[i,0]*B[0,j]+A[i,1]*B[1,j]+A[i,2]*B[2,j]+A
[i,3]*B[3,j] ただし、i=0,1,2,3 ；j=0,1,2,3 と表される。
【００２０】このようにして、それぞれが４個の乗算お
よび３個の加算オペレーションを必要とする１６個の計
算結果が生成される。乗算オペレーションおよび加算オ
ペレーションの実行時間が等しいと仮定すると、シング
ルアリスマティックプロセッサによって全体の計算を実
行した場合には、１６＊７＝１１２オペレーションサイ
クルが必要となる。
よび３個の加算オペレーションを必要とする１６個の計
算結果が生成される。乗算オペレーションおよび加算オ
ペレーションの実行時間が等しいと仮定すると、シング
ルアリスマティックプロセッサによって全体の計算を実
行した場合には、１６＊７＝１１２オペレーションサイ
クルが必要となる。
【００２１】本発明の実施例によれば、オペレーション
の実行に必要なオペレーションサイクル数を大幅に低減
する構成を提供することができ、この例を図４に示す。
本システムではロジックネットワークの３個のクラスタ
を含んでおり、第１のクラスタは四つのネットワークＬ
ＮＡ０……ＬＮＡ３からなり、第２のクラスタは二つの
ネットワークＬＮＢ０、ＬＮＢ１からなり、第３のクラ
スタは単一のネットワークＬＮＣ０からなる。各ロジッ
クネットワークはジェネラルパーパスアリスマティック
ユニット（ＡＬＵ）からなる。二つのシグナルソースは
それぞれマトリクスＡおよびマトリクスＢに対応してデ
ータを記憶する４×４メモリサーキットからなり、これ
らのシグナルソースは第１のロジックネットワークセッ
トＬＮＡ０……ＬＮＡ３のＡＬＵへデータシグナルイン
プットを供給するように接続されている。ネットワーク
ＬＮＡ０……ＬＮＡ３のＡＬＵからのデータアウトプッ
トはデータデスティネーションＤ００……Ｄ０３に接続
され、Ｄ００……Ｄ０３からのアウトプットは第２のク
ラスタのロジックネットワークＬＮＢ０、ＬＮＢ１のＡ
ＬＵのデータインプットに接続されている。ロジックネ
ットワークＬＮＢ０、ＬＮＢ１のＡＬＵからのデータア
ウトプットは４×４メモリサーキットからなる二つのデ
ータデスティネーションＤ１０、Ｄ１１に記憶されるよ
う接続され、Ｄ１０、Ｄ１１からのアウトプットはロジ
ックネットワークＬＮＣ０のＡＬＵのデータインプット
として接続されている。ロジックネットワークＬＮＣ０
のＡＬＵからのデータアウトプットは４×４メモリサー
キットからなるデータデスティネーションＤ２に記憶さ
れ、上述したＣ［ｉ，ｊ］（ｉ＝０、１、２、３；ｊ＝
０、１、２、３）によって表現されるマトリクス乗算オ
ペレーションの全体の計算結果として供給される。図４
に示したシステムによって実行されるオペレーションに
よって得られるＣ［ｉ，ｊ］は、 Ｄ００＝Ａ［ｉ、０］＊Ｂ［０、ｊ］ Ｄ０１＝Ａ［ｉ、１］＊Ｂ［１、ｊ］ Ｄ０２＝Ａ［ｉ、２］＊Ｂ［２、ｊ］ Ｄ０３＝Ａ［ｉ、３］＊Ｂ［３、ｊ］ Ｄ１０＝Ｄ００＋Ｄ０１ Ｄ１１＝Ｄ０２＋Ｄ０３ Ｃ［ｉ，ｊ］＝Ｄ２＝Ｄ１０＋Ｄ１１ プログラマブルサーキットがロジックシグナルＬＳＦＡ
０…３をロジックネットワークＬＮＡ０……ＬＮＡ３に
供給することにより、これらのネットワークのＡＬＵが
乗算ファンクションを実行することが可能となる。ま
た、ロジックネットワークＬＮＢ０、ＬＮＢ１およびＬ
ＮＣ０がそれぞれロジックシグナルＬＳＦＢ０、１；Ｌ
ＳＣＢ０、１およびＬＳＦＣ０、ＬＳＣＣ０を受けるこ
とにより、これらのＡＬＵが加算オペレーションを実行
することが可能となる。
の実行に必要なオペレーションサイクル数を大幅に低減
する構成を提供することができ、この例を図４に示す。
本システムではロジックネットワークの３個のクラスタ
を含んでおり、第１のクラスタは四つのネットワークＬ
ＮＡ０……ＬＮＡ３からなり、第２のクラスタは二つの
ネットワークＬＮＢ０、ＬＮＢ１からなり、第３のクラ
スタは単一のネットワークＬＮＣ０からなる。各ロジッ
クネットワークはジェネラルパーパスアリスマティック
ユニット（ＡＬＵ）からなる。二つのシグナルソースは
それぞれマトリクスＡおよびマトリクスＢに対応してデ
ータを記憶する４×４メモリサーキットからなり、これ
らのシグナルソースは第１のロジックネットワークセッ
トＬＮＡ０……ＬＮＡ３のＡＬＵへデータシグナルイン
プットを供給するように接続されている。ネットワーク
ＬＮＡ０……ＬＮＡ３のＡＬＵからのデータアウトプッ
トはデータデスティネーションＤ００……Ｄ０３に接続
され、Ｄ００……Ｄ０３からのアウトプットは第２のク
ラスタのロジックネットワークＬＮＢ０、ＬＮＢ１のＡ
ＬＵのデータインプットに接続されている。ロジックネ
ットワークＬＮＢ０、ＬＮＢ１のＡＬＵからのデータア
ウトプットは４×４メモリサーキットからなる二つのデ
ータデスティネーションＤ１０、Ｄ１１に記憶されるよ
う接続され、Ｄ１０、Ｄ１１からのアウトプットはロジ
ックネットワークＬＮＣ０のＡＬＵのデータインプット
として接続されている。ロジックネットワークＬＮＣ０
のＡＬＵからのデータアウトプットは４×４メモリサー
キットからなるデータデスティネーションＤ２に記憶さ
れ、上述したＣ［ｉ，ｊ］（ｉ＝０、１、２、３；ｊ＝
０、１、２、３）によって表現されるマトリクス乗算オ
ペレーションの全体の計算結果として供給される。図４
に示したシステムによって実行されるオペレーションに
よって得られるＣ［ｉ，ｊ］は、 Ｄ００＝Ａ［ｉ、０］＊Ｂ［０、ｊ］ Ｄ０１＝Ａ［ｉ、１］＊Ｂ［１、ｊ］ Ｄ０２＝Ａ［ｉ、２］＊Ｂ［２、ｊ］ Ｄ０３＝Ａ［ｉ、３］＊Ｂ［３、ｊ］ Ｄ１０＝Ｄ００＋Ｄ０１ Ｄ１１＝Ｄ０２＋Ｄ０３ Ｃ［ｉ，ｊ］＝Ｄ２＝Ｄ１０＋Ｄ１１ プログラマブルサーキットがロジックシグナルＬＳＦＡ
０…３をロジックネットワークＬＮＡ０……ＬＮＡ３に
供給することにより、これらのネットワークのＡＬＵが
乗算ファンクションを実行することが可能となる。ま
た、ロジックネットワークＬＮＢ０、ＬＮＢ１およびＬ
ＮＣ０がそれぞれロジックシグナルＬＳＦＢ０、１；Ｌ
ＳＣＢ０、１およびＬＳＦＣ０、ＬＳＣＣ０を受けるこ
とにより、これらのＡＬＵが加算オペレーションを実行
することが可能となる。
【００２２】このシステムのオペレーションにおけるイ
ニシャルサイクルでは、プログラマブルサーキットがロ
ジックシグナルＬＳＡ０…７をシグナルソースＳＡ０お
よびＳＡ１に供給し、シグナルソースＳＡ０およびＳＡ
１からは、シグナルセットＬＳＣＡ０…３およびＬＳＦ
Ａ０…３の制御に基いて、ロジックネットワークＬＮＡ
０……ＬＮＡ３のＡＬＵにシグナルペアがインプットと
して供給される。その結果、上記Ｃ［０、０］タームに
おいて加算される各Ａ＊Ｂタームを表現するロジックシ
グナルＤ００、Ｄ０１、Ｄ０２およびＤ０３が生成さ
れ、これらのＤ００……Ｄ０３を表現するロジックシグ
ナルは、シグナルセットＬＤ０…３に基いて、シグナル
デスティネ―ションＤ００……Ｄ０３のメモリサ―キッ
トにおける充当するロケ―ションに送られる。
ニシャルサイクルでは、プログラマブルサーキットがロ
ジックシグナルＬＳＡ０…７をシグナルソースＳＡ０お
よびＳＡ１に供給し、シグナルソースＳＡ０およびＳＡ
１からは、シグナルセットＬＳＣＡ０…３およびＬＳＦ
Ａ０…３の制御に基いて、ロジックネットワークＬＮＡ
０……ＬＮＡ３のＡＬＵにシグナルペアがインプットと
して供給される。その結果、上記Ｃ［０、０］タームに
おいて加算される各Ａ＊Ｂタームを表現するロジックシ
グナルＤ００、Ｄ０１、Ｄ０２およびＤ０３が生成さ
れ、これらのＤ００……Ｄ０３を表現するロジックシグ
ナルは、シグナルセットＬＤ０…３に基いて、シグナル
デスティネ―ションＤ００……Ｄ０３のメモリサ―キッ
トにおける充当するロケ―ションに送られる。
【００２３】第２のオペレ―ションサイクルでは、メモ
リサ―キットＤ００……Ｄ０３からのこれらのデ―タ
は、シグナルセットＬＳＣＢ０、１およびＬＳＦＢ０、
１の制御に基いて、ロジックネットワークＬＮＢのＡＬ
Ｕにインプットとして供給され、加算ファンクションの
実行によりロジックシグナルＤ１０およびＤ１１が生成
される。また、第２のオペレ―ションサイクルでは、ロ
ジックネットワ―クＬＮＢ０、ＬＮＢ１のＡＬＵからの
デ―タアウトプットは、シグナルデスティネ―ションＤ
１０、Ｄ１１のメモリサ―キットにおける充当するメモ
リロケ―ションに送られる。第２のオペレ―ションサイ
クルでは同時に、ロジックネットワ―クＬＮＡ０……Ｌ
ＮＡ３のＡＬＵは、ＳＡ０、ＳＡ１からの第２の［Ａ、
Ｂ］のセットを処理して、上記Ｃ［１、０］タームにお
ける各Ａ＊Ｂタームを表現するロジックシグナルＤ０
０、Ｄ０１、Ｄ０２およびＤ０３を生成する。
リサ―キットＤ００……Ｄ０３からのこれらのデ―タ
は、シグナルセットＬＳＣＢ０、１およびＬＳＦＢ０、
１の制御に基いて、ロジックネットワークＬＮＢのＡＬ
Ｕにインプットとして供給され、加算ファンクションの
実行によりロジックシグナルＤ１０およびＤ１１が生成
される。また、第２のオペレ―ションサイクルでは、ロ
ジックネットワ―クＬＮＢ０、ＬＮＢ１のＡＬＵからの
デ―タアウトプットは、シグナルデスティネ―ションＤ
１０、Ｄ１１のメモリサ―キットにおける充当するメモ
リロケ―ションに送られる。第２のオペレ―ションサイ
クルでは同時に、ロジックネットワ―クＬＮＡ０……Ｌ
ＮＡ３のＡＬＵは、ＳＡ０、ＳＡ１からの第２の［Ａ、
Ｂ］のセットを処理して、上記Ｃ［１、０］タームにお
ける各Ａ＊Ｂタームを表現するロジックシグナルＤ０
０、Ｄ０１、Ｄ０２およびＤ０３を生成する。
【００２４】第３のオペレ―ションサイクルでは、シグ
ナルデスティネ―ションＤ１０およびＤ１１のメモリサ
―キットの内容が、シグナルＬＳＣＣ０およびＬＳＦＣ
０のコントロ―ル下において、ロジックネットワ―クＬ
ＮＣ０のＡＬＵへのデ―タインプットとして供給され、
必要な加算ファンクションが実行されて上記Ｄ１１タ―
ムが生成される。その結果としてのＡＬＵアウトプット
は、シグナルデスティネ―ションＤ２のメモリサ―キッ
トに送られ、ロジックシグナルＬＤ２０のコントロ―ル
下において、充当するメモリロ―ケ―ションに記憶され
る。この第３のオペレ―ションサイクルでは同時に、ロ
ジックネットワ―クＬＮＡ０…３およびＬＮＢ０、１の
ＡＬＵは、上述したようなファンクションにより、マト
リクス乗算オペレ―ションを完成させるために、Ｃ
［１、０］およびＣ［２、０］タ―ムの生成に要求され
るアウトプットを、生成および伝送する。
ナルデスティネ―ションＤ１０およびＤ１１のメモリサ
―キットの内容が、シグナルＬＳＣＣ０およびＬＳＦＣ
０のコントロ―ル下において、ロジックネットワ―クＬ
ＮＣ０のＡＬＵへのデ―タインプットとして供給され、
必要な加算ファンクションが実行されて上記Ｄ１１タ―
ムが生成される。その結果としてのＡＬＵアウトプット
は、シグナルデスティネ―ションＤ２のメモリサ―キッ
トに送られ、ロジックシグナルＬＤ２０のコントロ―ル
下において、充当するメモリロ―ケ―ションに記憶され
る。この第３のオペレ―ションサイクルでは同時に、ロ
ジックネットワ―クＬＮＡ０…３およびＬＮＢ０、１の
ＡＬＵは、上述したようなファンクションにより、マト
リクス乗算オペレ―ションを完成させるために、Ｃ
［１、０］およびＣ［２、０］タ―ムの生成に要求され
るアウトプットを、生成および伝送する。
【００２５】これらのオペレ―ションサイクルはこのよ
うにして継続する。そして、あるオペレ―ションサイク
ルに着目した場合、ロジックネットワ―ククラスタＬＮ
Ｃ０ではその前のサイクルで生成されたロジックネット
ワ―ククラスタＬＮＢ０、１のオペレ―ション結果が処
理され、第２のクラスタのロジックネットワ―クではそ
の前のサイクルにおけるロジックネットワ―クＬＮＡ０
……ＬＮＡ３のオペレ―ション結果が処理されることに
なる。その結果、図４に示したマトリクス乗算オペレ―
ションは１６＋３＝１９オペレ―ティングサイクルで実
行でき、シングルアリスマティックユニットが乗算およ
び加算オペレ―ションを順次実行した場合に１１２オペ
レ―ティングサイクルを必要とするのに比べて短くな
る。図４に示したシステムでは７個のアリスマティック
ユニットが必要となるが、多くのアプリケ―ションにお
いてオペレ―ションスピ―ドの増加は多大な効果をもた
らす。また、すでに述べたように、プログラマブルサ―
キットによる必要なファンクションセレクションおよび
コントロ―ルシグナルの供給を低減させ、プログラマブ
ルサ―キットから機能的に分離したロジックネットワ―
クに対するデ―タマニピュレ―ションタスクをオフロ―
ドさせれば、全体のシステムパフォ―マンスが向上す
る。ｎ個のプロセシングエリメントのネットワ―クの効
率を評価する標準的な方法は、単一のプロセッサを有す
るネットワ―クによるｎ回のパフォ―マンスにどの程度
近ずけることができるかを評価することである。
うにして継続する。そして、あるオペレ―ションサイク
ルに着目した場合、ロジックネットワ―ククラスタＬＮ
Ｃ０ではその前のサイクルで生成されたロジックネット
ワ―ククラスタＬＮＢ０、１のオペレ―ション結果が処
理され、第２のクラスタのロジックネットワ―クではそ
の前のサイクルにおけるロジックネットワ―クＬＮＡ０
……ＬＮＡ３のオペレ―ション結果が処理されることに
なる。その結果、図４に示したマトリクス乗算オペレ―
ションは１６＋３＝１９オペレ―ティングサイクルで実
行でき、シングルアリスマティックユニットが乗算およ
び加算オペレ―ションを順次実行した場合に１１２オペ
レ―ティングサイクルを必要とするのに比べて短くな
る。図４に示したシステムでは７個のアリスマティック
ユニットが必要となるが、多くのアプリケ―ションにお
いてオペレ―ションスピ―ドの増加は多大な効果をもた
らす。また、すでに述べたように、プログラマブルサ―
キットによる必要なファンクションセレクションおよび
コントロ―ルシグナルの供給を低減させ、プログラマブ
ルサ―キットから機能的に分離したロジックネットワ―
クに対するデ―タマニピュレ―ションタスクをオフロ―
ドさせれば、全体のシステムパフォ―マンスが向上す
る。ｎ個のプロセシングエリメントのネットワ―クの効
率を評価する標準的な方法は、単一のプロセッサを有す
るネットワ―クによるｎ回のパフォ―マンスにどの程度
近ずけることができるかを評価することである。
【００２６】本発明における上記実施例では、ＬＳＦシ
グナルは加算、減算または乗算を選択し、ＬＳＣシグナ
ルは計算のデ―タタイプ（例えば、１６ビットインテジ
ャ、３２ビットインテジャ、シングルプレシジョンフロ
―ティングポイントまたはダブルプレシジョンフロ―テ
ィングポイント）を選択している。
グナルは加算、減算または乗算を選択し、ＬＳＣシグナ
ルは計算のデ―タタイプ（例えば、１６ビットインテジ
ャ、３２ビットインテジャ、シングルプレシジョンフロ
―ティングポイントまたはダブルプレシジョンフロ―テ
ィングポイント）を選択している。
【００２７】ＡＬＵのコントロ―ルに必要なロジックシ
グナルの発生並びにソ―スおよびデスティネ―ションメ
モリからのデ―タ伝送によって実行される上記一連のロ
ジックオペレ―ションのためのプログラマブルサ―キッ
トのデザインは、当該技術分野において利用されている
テクニックを用いて達成できる。
グナルの発生並びにソ―スおよびデスティネ―ションメ
モリからのデ―タ伝送によって実行される上記一連のロ
ジックオペレ―ションのためのプログラマブルサ―キッ
トのデザインは、当該技術分野において利用されている
テクニックを用いて達成できる。
【００２８】図５は、ロジックネットワ―クのより詳細
な例を示したものであり、プログラマブルサ―キットか
らのロジックシグナルにより、種々のアリスマティック
オペレ―ションをどのように実行するかを示したもので
ある。すでに述べたように、プログラマブルサ―キット
にはどのようなＰＬＤを用いてもよいが、本出願前に出
願した特願平５−２７８３６８号において開示した三角
形状のロジックデバイスを用いると効果的である。
な例を示したものであり、プログラマブルサ―キットか
らのロジックシグナルにより、種々のアリスマティック
オペレ―ションをどのように実行するかを示したもので
ある。すでに述べたように、プログラマブルサ―キット
にはどのようなＰＬＤを用いてもよいが、本出願前に出
願した特願平５−２７８３６８号において開示した三角
形状のロジックデバイスを用いると効果的である。
【００２９】ロジックネットワークは３ステージ（必要
に応じて、これよりも多くても少なくてもよい。）から
なり、各ステージはＤフリップフロップ、二つのユニバ
ーサルブーリアンファンクションジェネレータ（ＵＢＦ
Ｇ）ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉ、エクス
ターナルロジックシグナルポートＰｉ、２グループのプ
ログラマブルメモリセルセットＰＭＡＳ０…７およびＰ
ＭＡＣ０…７（各セットは四つのメモリセルからな
る。）を含む。エクスターナルポートＰｉは、通常プロ
グラマブルサーキット及びロジックネットワークが集積
されたＩＣチップ上のターミナルピンである。メモリセ
ルセットＰＭＡＳ０…７およびＰＭＡＣ０…７は、半導
体チップ内において対応するＵＢＦＧに適した位置に集
積化されていることが好ましい。
に応じて、これよりも多くても少なくてもよい。）から
なり、各ステージはＤフリップフロップ、二つのユニバ
ーサルブーリアンファンクションジェネレータ（ＵＢＦ
Ｇ）ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉ、エクス
ターナルロジックシグナルポートＰｉ、２グループのプ
ログラマブルメモリセルセットＰＭＡＳ０…７およびＰ
ＭＡＣ０…７（各セットは四つのメモリセルからな
る。）を含む。エクスターナルポートＰｉは、通常プロ
グラマブルサーキット及びロジックネットワークが集積
されたＩＣチップ上のターミナルピンである。メモリセ
ルセットＰＭＡＳ０…７およびＰＭＡＣ０…７は、半導
体チップ内において対応するＵＢＦＧに適した位置に集
積化されていることが好ましい。
【００３０】各ＵＢＦＧは８個のＡＮＤファンクション
ロジックゲートからなり、これらはＵＢＦＧへの３個の
ロジックインプットシグナルの８個の各ミンタームとな
る第１のインプットを受けるように接続されている。Ａ
ＮＤファンクションゲートはまた、対応するプログラマ
ブルメモリセルからの第２のあるいはコントロールロジ
ックインプットを受けるように接続されている。ＡＮＤ
ファンクションゲートからのアウトプットは、ＵＢＦＧ
のアウトプットＯＲファンクションロジックゲートへの
インプットを供給している。ＡＮＤファンクションゲー
トは、３個のインプットロジックシグナルに基いてＵＢ
ＦＧへ入力されるロジックシグナルのファンクションと
して、メモリセルに記憶されたデータをアウトプットＯ
Ｒファンクションロジックゲートに選択的に接続する。
２インプットユニバーサルファンクションジェネレータ
の例は、“INTRODUCTION TO VLSI SYSTEMS”（Carver M
ead and Lynn Conway 、ページ152-153 および Fig 5.
5,Fig5.6 、Addison-WesleyPublishing Company ）に記
載されている。
ロジックゲートからなり、これらはＵＢＦＧへの３個の
ロジックインプットシグナルの８個の各ミンタームとな
る第１のインプットを受けるように接続されている。Ａ
ＮＤファンクションゲートはまた、対応するプログラマ
ブルメモリセルからの第２のあるいはコントロールロジ
ックインプットを受けるように接続されている。ＡＮＤ
ファンクションゲートからのアウトプットは、ＵＢＦＧ
のアウトプットＯＲファンクションロジックゲートへの
インプットを供給している。ＡＮＤファンクションゲー
トは、３個のインプットロジックシグナルに基いてＵＢ
ＦＧへ入力されるロジックシグナルのファンクションと
して、メモリセルに記憶されたデータをアウトプットＯ
Ｒファンクションロジックゲートに選択的に接続する。
２インプットユニバーサルファンクションジェネレータ
の例は、“INTRODUCTION TO VLSI SYSTEMS”（Carver M
ead and Lynn Conway 、ページ152-153 および Fig 5.
5,Fig5.6 、Addison-WesleyPublishing Company ）に記
載されている。
【００３１】ロジックネットワークの第１ステージはＵ
ＢＦＧ３／Ｓ１およびＵＢＦＧ３／Ｃ１からなり、これ
らは当該ステージのＤフリップフロップのＱアウトプッ
ト、ピンＰ１からのロジックシグナルインプットおよび
プログラマブルロジックサーキットによって供給される
ロジックインプットシグナルＣ０からなる３個のロジッ
クインプットシグナルを有する。ＵＢＦＧ３／Ｓ１はメ
モリセルグループＰＭＡＳ０…７に接続され、当該グル
ープの各メモリセルセットの選択されたセルからの第２
のインプットロジックシグナルを受ける。ＵＢＦＧ３／
Ｃ１はメモリセルグループＰＭＡＣ０…７に接続され、
当該グループの各メモリセルセットの選択されたセルか
らの第２のインプットロジックシグナルを受ける。ＵＢ
ＦＧ３／Ｓ１のＯＲファンクションロジックゲートから
出力されるロジックシグナルＳ１は第１ステージのフリ
ップフロップのＤインプットに接続され、ＵＢＦＧ３／
Ｃ１からのロジックシグナルアウトプットＣ１は３個の
ロジックシグナルのセットの一つとして接続される。
ＢＦＧ３／Ｓ１およびＵＢＦＧ３／Ｃ１からなり、これ
らは当該ステージのＤフリップフロップのＱアウトプッ
ト、ピンＰ１からのロジックシグナルインプットおよび
プログラマブルロジックサーキットによって供給される
ロジックインプットシグナルＣ０からなる３個のロジッ
クインプットシグナルを有する。ＵＢＦＧ３／Ｓ１はメ
モリセルグループＰＭＡＳ０…７に接続され、当該グル
ープの各メモリセルセットの選択されたセルからの第２
のインプットロジックシグナルを受ける。ＵＢＦＧ３／
Ｃ１はメモリセルグループＰＭＡＣ０…７に接続され、
当該グループの各メモリセルセットの選択されたセルか
らの第２のインプットロジックシグナルを受ける。ＵＢ
ＦＧ３／Ｓ１のＯＲファンクションロジックゲートから
出力されるロジックシグナルＳ１は第１ステージのフリ
ップフロップのＤインプットに接続され、ＵＢＦＧ３／
Ｃ１からのロジックシグナルアウトプットＣ１は３個の
ロジックシグナルのセットの一つとして接続される。
【００３２】ロジックネットワークの第２、第３および
これらに続くステージも同様にして構成および相互接続
される。
これらに続くステージも同様にして構成および相互接続
される。
【００３３】プログラマブルロジックサーキットのアウ
トプットシグナルＣ０およびＬＳＦ０、１のうち、シグ
ナルＣ０はカウント、加算および減算等の標準的なアリ
スマティックオペレーションにおけるキャリーインプッ
トを表すが、シフトオペレーションに用いることもでき
る。シグナルＳＳＣＮ０−７はそれぞれ、シグナルセッ
トＬＳＦ０、１のシグナルにより、グループＰＭＡＳ０
…７の対応する４−セルメモリセットに記憶されている
シグナルから選択することができる。同様にして、シグ
ナルＣＣＣＮ０−７はそれぞれ、シグナルセットＬＳＦ
０、１のシグナルにより、グループＰＭＡＣ０…７の対
応する４−セルメモリセットに記憶されているシグナル
から選択することができる。メモリセルを対応するＵＢ
ＦＧのコントロールインプットの近傍に置くことによ
り、ＵＢＦＧのネットワークは各ＵＢＦＧ３／Ｓのコン
トロールインプットに対応するメモリセルのアドレスシ
グナルを分配することによって構成することができる。
そして、シグナルセットＬＳＦ０、１のプログラマブル
な二つの生成シグナルは、すべてのＵＢＦＧ３／Ｓサー
キットが４個の別々のロジックファンクションを実行す
るのに用いることができる。
トプットシグナルＣ０およびＬＳＦ０、１のうち、シグ
ナルＣ０はカウント、加算および減算等の標準的なアリ
スマティックオペレーションにおけるキャリーインプッ
トを表すが、シフトオペレーションに用いることもでき
る。シグナルＳＳＣＮ０−７はそれぞれ、シグナルセッ
トＬＳＦ０、１のシグナルにより、グループＰＭＡＳ０
…７の対応する４−セルメモリセットに記憶されている
シグナルから選択することができる。同様にして、シグ
ナルＣＣＣＮ０−７はそれぞれ、シグナルセットＬＳＦ
０、１のシグナルにより、グループＰＭＡＣ０…７の対
応する４−セルメモリセットに記憶されているシグナル
から選択することができる。メモリセルを対応するＵＢ
ＦＧのコントロールインプットの近傍に置くことによ
り、ＵＢＦＧのネットワークは各ＵＢＦＧ３／Ｓのコン
トロールインプットに対応するメモリセルのアドレスシ
グナルを分配することによって構成することができる。
そして、シグナルセットＬＳＦ０、１のプログラマブル
な二つの生成シグナルは、すべてのＵＢＦＧ３／Ｓサー
キットが４個の別々のロジックファンクションを実行す
るのに用いることができる。
【００３４】ＵＢＦＧ３／Ｃ３から出力されるロジック
シグナルＣ３は、プログラマブルサーキットへのロジッ
クインプットシグナルとしてフィードバックすることが
でき、これは、(i) カウント、加算、減算等の標準的な
アリスマティックオペレーションにおけるキャリーアウ
トプットシグナル、(ii)シフトオペレーションにおける
シフトアウトプット、(iii) コンパリスン（比較）オペ
レーションにおけるゼロディテクトとして用いることが
できる。
シグナルＣ３は、プログラマブルサーキットへのロジッ
クインプットシグナルとしてフィードバックすることが
でき、これは、(i) カウント、加算、減算等の標準的な
アリスマティックオペレーションにおけるキャリーアウ
トプットシグナル、(ii)シフトオペレーションにおける
シフトアウトプット、(iii) コンパリスン（比較）オペ
レーションにおけるゼロディテクトとして用いることが
できる。
【００３５】ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉ
のアウトプットシグナルを、それぞれ以下の関係式を用
いて、 Ｓi ＝ ＳＣＮ０ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1* OR ＳＣＮ１ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1 OR ＳＣＮ２ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1* OR ＳＣＮ３ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1 OR ＳＣＮ４ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1* OR ＳＣＮ５ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1 OR ＳＣＮ６ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1* OR ＳＣＮ７ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1 Ｃi ＝ ＣＣＮ０ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1* OR ＣＣＮ１ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1 OR ＣＣＮ２ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1* OR ＣＣＮ３ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1 OR ＣＣＮ４ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1* OR ＣＣＮ５ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1 OR ＣＣＮ６ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1* OR ＣＣＮ７ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1 と定義する。
のアウトプットシグナルを、それぞれ以下の関係式を用
いて、 Ｓi ＝ ＳＣＮ０ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1* OR ＳＣＮ１ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1 OR ＳＣＮ２ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1* OR ＳＣＮ３ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1 OR ＳＣＮ４ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1* OR ＳＣＮ５ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1 OR ＳＣＮ６ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1* OR ＳＣＮ７ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1 Ｃi ＝ ＣＣＮ０ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1* OR ＣＣＮ１ ＆ Ｑi* ＆ Ｐi* ＆ Ｃi-1 OR ＣＣＮ２ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1* OR ＣＣＮ３ ＆ Ｑi* ＆ Ｐi ＆ Ｃi-1 OR ＣＣＮ４ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1* OR ＣＣＮ５ ＆ Ｑi ＆ Ｐi* ＆ Ｃi-1 OR ＣＣＮ６ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1* OR ＣＣＮ７ ＆ Ｑi ＆ Ｐi ＆ Ｃi-1 と定義する。
【００３６】ここで、ＳＳＣＮ０−７およびＣＣＮ０−
７シグナルを別にして考える。
７シグナルを別にして考える。
【００３７】Ｑi 、Ｐi およびＣi-1 の以下のファンク
ションは、Ｃ０を１と仮定して、インクリメントファン
クションおよびオペレーションを実行する。 Ｓi ＝ Ｑi XOR Ｃi-1 ＝ Ｑi ＆ Ｃi-1* OR Ｑi* ＆ Ｃi-1 ＝ Ｑi ＆ Ｐi ＆ Ｃi-1* OR Ｑi ＆ Ｐi* ＆ Ｃi-1* OR Ｑi* ＆ Ｐi ＆ Ｃi-1 OR Ｑi* ＆ Ｐi* ＆ Ｃi-1 Ｃi ＝ Ｑi ＆ Ｃi-1 ＝ Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1 ただし、ｉ＝１、２、３、………。
ションは、Ｃ０を１と仮定して、インクリメントファン
クションおよびオペレーションを実行する。 Ｓi ＝ Ｑi XOR Ｃi-1 ＝ Ｑi ＆ Ｃi-1* OR Ｑi* ＆ Ｃi-1 ＝ Ｑi ＆ Ｐi ＆ Ｃi-1* OR Ｑi ＆ Ｐi* ＆ Ｃi-1* OR Ｑi* ＆ Ｐi ＆ Ｃi-1 OR Ｑi* ＆ Ｐi* ＆ Ｃi-1 Ｃi ＝ Ｑi ＆ Ｃi-1 ＝ Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1 ただし、ｉ＝１、２、３、………。
【００３８】Ｑi 、Ｐi およびＣi-1 の以下のファンク
ションは、Ｃ０をキャリーインプットとして、アディシ
ョンファンクションおよびオペレーションを実行する。 Ｓi ＝ Ｑi XOR Ｃi-1 XOR Ｐi ＝ Ｑi* ＆ (Ｃi-1 XOR Ｐi) OR Ｑi ＆ (Ｃi-1 XOR Ｐi)* ＝ Ｑi* ＆ Ｐi* ＆ Ｃi-1 OR Ｑi* ＆ Ｐi ＆ Ｃi-1* OR Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi* ＆ Ｐi* ＆ Ｃi-1* Ｃi ＝ Ｑi ＆ Ｃi-1 OR Ｑi ＆ Ｐi OR Ｃi-1 ＆ Ｐi ＝ Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1 OR Ｑi ＆ Ｐi ＆ Ｃi-1* OR Ｑi* ＆ Ｐi ＆ Ｃi-1 ただし、ｉ＝１、２、３、………。
ションは、Ｃ０をキャリーインプットとして、アディシ
ョンファンクションおよびオペレーションを実行する。 Ｓi ＝ Ｑi XOR Ｃi-1 XOR Ｐi ＝ Ｑi* ＆ (Ｃi-1 XOR Ｐi) OR Ｑi ＆ (Ｃi-1 XOR Ｐi)* ＝ Ｑi* ＆ Ｐi* ＆ Ｃi-1 OR Ｑi* ＆ Ｐi ＆ Ｃi-1* OR Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi* ＆ Ｐi* ＆ Ｃi-1* Ｃi ＝ Ｑi ＆ Ｃi-1 OR Ｑi ＆ Ｐi OR Ｃi-1 ＆ Ｐi ＝ Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1 OR Ｑi ＆ Ｐi ＆ Ｃi-1* OR Ｑi* ＆ Ｐi ＆ Ｃi-1 ただし、ｉ＝１、２、３、………。
【００３９】Ｑi 、Ｐi およびＣi-1 の以下のファンク
ションは、サブトラクションファンクションおよびオペ
レーションを実行する。ここではＣ０は２'sコンプリメ
ント（２の補数）アリスマティックに対して１となる。 Ｓi ＝ Ｑi XOR Ｃi-1 XOR Ｐi* ＝ Ｑi* ＆ (Ｃi-1 XOR Ｐi*) OR Ｑi ＆ (Ｃi-1 XOR Ｐi*)* ＝ Ｑi* ＆ Ｐi ＆ Ｃi-1 OR Ｑi* ＆ Ｐi* ＆ Ｃi-1* OR Ｑi ＆ Ｐi* ＆ Ｃi-1 OR Ｑi* ＆ Ｐi ＆ Ｃi-1* Ｃi ＝ Ｑi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* OR Ｃi-1 ＆ Ｐi* ＝ Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1* OR Ｑi* ＆ Ｐi* ＆ Ｃi-1 ただし、ｉ＝１、２、３、………。
ションは、サブトラクションファンクションおよびオペ
レーションを実行する。ここではＣ０は２'sコンプリメ
ント（２の補数）アリスマティックに対して１となる。 Ｓi ＝ Ｑi XOR Ｃi-1 XOR Ｐi* ＝ Ｑi* ＆ (Ｃi-1 XOR Ｐi*) OR Ｑi ＆ (Ｃi-1 XOR Ｐi*)* ＝ Ｑi* ＆ Ｐi ＆ Ｃi-1 OR Ｑi* ＆ Ｐi* ＆ Ｃi-1* OR Ｑi ＆ Ｐi* ＆ Ｃi-1 OR Ｑi* ＆ Ｐi ＆ Ｃi-1* Ｃi ＝ Ｑi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* OR Ｃi-1 ＆ Ｐi* ＝ Ｑi ＆ Ｐi ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1 OR Ｑi ＆ Ｐi* ＆ Ｃi-1* OR Ｑi* ＆ Ｐi* ＆ Ｃi-1 ただし、ｉ＝１、２、３、………。
【００４０】Ｑi 、Ｐi およびＣi-1 の以下のファンク
ションは、Ｃ０をシフトインプットとして、シフトライ
トファンクションおよびオペレーションを実行する。 Ｓi ＝ Ｃi-1 Ｃi ＝ Ｑi ただし、ｉ＝１、２、３、………。
ションは、Ｃ０をシフトインプットとして、シフトライ
トファンクションおよびオペレーションを実行する。 Ｓi ＝ Ｃi-1 Ｃi ＝ Ｑi ただし、ｉ＝１、２、３、………。
【００４１】上記アリスマティックオペレーションコン
トロールシグナルは、コントロール値が０または１のＳ
ＳＣＮ０〜ＳＳＣＮ７およびＣＣＮ０〜ＣＣＮ７に容易
にコード化することができる。
トロールシグナルは、コントロール値が０または１のＳ
ＳＣＮ０〜ＳＳＣＮ７およびＣＣＮ０〜ＣＣＮ７に容易
にコード化することができる。
【００４２】上述したように、各ステージにおけるメモ
リセルグループＰＭＡＳ０…７およびＰＭＡＣ０…７に
より、各ＳＳＣＮおよびＣＣＮコントロールシグナルが
ユニークに生成され、ロジック構成がプログラマブルと
なるので、異なったロジックファンクションおよびオペ
レーションを各ＵＢＦＧ３によって実行することができ
る。
リセルグループＰＭＡＳ０…７およびＰＭＡＣ０…７に
より、各ＳＳＣＮおよびＣＣＮコントロールシグナルが
ユニークに生成され、ロジック構成がプログラマブルと
なるので、異なったロジックファンクションおよびオペ
レーションを各ＵＢＦＧ３によって実行することができ
る。
【００４３】例えば、各ＵＢＦＧ３の各コントロールシ
グナルＳＳＣＮ０−７およびＣＣＮ０−７に関係するメ
モリＰＭＡＳ０…７およびＰＭＡＣ０…７の４ビット
を、 ビット０；Ｑビットベクトルのインクリメント ビット１；Ｑビットベクトルのライトシフト ビット２；ＱおよびＰのアディション ビット３；ＰからＱの２'sコンプリメントによるサブト
ラクション と対応させる。
グナルＳＳＣＮ０−７およびＣＣＮ０−７に関係するメ
モリＰＭＡＳ０…７およびＰＭＡＣ０…７の４ビット
を、 ビット０；Ｑビットベクトルのインクリメント ビット１；Ｑビットベクトルのライトシフト ビット２；ＱおよびＰのアディション ビット３；ＰからＱの２'sコンプリメントによるサブト
ラクション と対応させる。
【００４４】なお、本発明は上記実施例に限るものでは
なく、異なったあるいはより複雑な構成をとることも可
能である。
なく、異なったあるいはより複雑な構成をとることも可
能である。
【図面の簡単な説明】
【図１】本発明の実施例を示したブロック図であり、可
変ファンクションロジックシステムを示したものであ
る。
変ファンクションロジックシステムを示したものであ
る。
【図２】本発明の実施例を示したブロック図であり、可
変ファンクションロジックシステムを示したものであ
る。
変ファンクションロジックシステムを示したものであ
る。
【図３】本発明の実施例を示したブロック図であり、可
変ファンクションロジックシステムを示したものであ
る。
変ファンクションロジックシステムを示したものであ
る。
【図４】本発明の実施例を示したブロック図であり、可
変ファンクションロジックシステムを示したものであ
る。
変ファンクションロジックシステムを示したものであ
る。
【図５】本発明の実施例を示したブロック図であり、可
変ファンクションロジックネットワ―クがプログラマブ
ルサ―キットからのロジックシグナルによってコントロ
―ルされることを示したものである。
変ファンクションロジックネットワ―クがプログラマブ
ルサ―キットからのロジックシグナルによってコントロ
―ルされることを示したものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ，ハーマン，ランダース アメリカ合衆国カリフォルニア州マウンテ ンビュー＃４，シェラビスタアベニュー 421
Claims (9)
- 【請求項１】それ自体に入力されるロジックシグナルに
基いて複数のアウトプットロジックシグナルを生成する
プログラマブルサ―キットと、 上記プログラマブルサ―キットと分離され、複数のロジ
ックファンクションを実行することが可能であり、上記
プログラマブルサ―キットからの上記複数のロジックシ
グナルを受けるように接続されたロジックネットワ―ク
とからなり、 上記複数のロジックシグナルのうち少なくとも一つの第
１のロジックシグナルは上記ロジックネットワ―クによ
って実行されるロジックファンクションの選択を行うも
のであり、上記複数のロジックシグナルのうち少なくと
も一つの第２のロジックシグナルは上記ロジックネット
ワ―クによって選択されたロジックファンクションのオ
ペレ―ションをコントロ―ルするものであるロジックシ
ステム。 - 【請求項２】上記プログラマブルサ―キットはプログラ
マブルロジックデバイスである請求項１に記載のロジッ
クシステム。 - 【請求項３】上記プログラマブルサ―キットはプログラ
マブルメモリである請求項１に記載のロジックシステ
ム。 - 【請求項４】上記ロジックネットワ―クは複数のロジッ
クファンクションを実行することが可能な単位ネットワ
―クである請求項１に記載のロジックシステム。 - 【請求項５】上記ロジックネットワ―クは少なくともカ
ウント、アド（加算）およびシフトのファンクションを
実行することが可能である請求項１に記載のロジックシ
ステム。 - 【請求項６】上記複数のロジックシグナルのうち少なく
とも一つの第３のロジックシグナルは上記ロジックネッ
トワ―クにインプットロジックシグナルを供給するソ―
スサ―キットをコントロ―ルするものである請求項１に
記載のロジックシステム。 - 【請求項７】上記複数のロジックシグナルのうち少なく
とも一つの第４のロジックシグナルは上記ロジックネッ
トワ―クからアウトプットデスティネ―ションへのアウ
トプットロジックシグナルをコントロ―ルするものであ
る請求項１に記載のロジックシステム。 - 【請求項８】請求項１に記載されたロジックシステムは
複数の上記ロジックネットワ―クを含み、各ロジックネ
ットワ―クは上記複数のロジックシグナルのうち上記少
なくとも一つの第１のロジックシグナルおよび上記少な
くとも一つの第２のロジックシグナルをを受けるように
接続されている請求項１に記載のロジックシステム。 - 【請求項９】それ自体に入力されるロジックシグナルに
基いて複数のアウトプットロジックシグナルを生成する
プログラマブルサ―キットと、 上記プログラマブルサ―キットと機能的に分離され、複
数のロジックファンクションを実行することが可能であ
り、上記プログラマブルサ―キットからの上記複数のロ
ジックシグナルを受けるように接続されたロジックネッ
トワ―クとからなり、 上記複数のロジックシグナルは、上記ロジックネットワ
―クによって実行されるロジックファンクションを選択
する少なくとも一つのファンクションの実行をオペレ―
ト可能とし、上記ロジックネットワ―クによって実行さ
れるオペレ―ションをコントロ―ルするものであるロジ
ックシステム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/974,237 US5357152A (en) | 1992-11-10 | 1992-11-10 | Logic system of logic networks with programmable selected functions and programmable operational controls |
| US07/974,237 | 1992-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06266750A true JPH06266750A (ja) | 1994-09-22 |
| JP3477584B2 JP3477584B2 (ja) | 2003-12-10 |
Family
ID=25521779
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27854993A Expired - Fee Related JP3477584B2 (ja) | 1992-11-10 | 1993-11-08 | ロジックシステム |
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| Country | Link |
|---|---|
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| EP (1) | EP0669055B1 (ja) |
| JP (1) | JP3477584B2 (ja) |
| KR (1) | KR100280861B1 (ja) |
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| WO (1) | WO1994011949A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5636368A (en) * | 1994-12-23 | 1997-06-03 | Xilinx, Inc. | Method for programming complex PLD having more than one function block type |
| US9092595B2 (en) | 1997-10-08 | 2015-07-28 | Pact Xpp Technologies Ag | Multiprocessor having associated RAM units |
| US6128724A (en) * | 1997-12-11 | 2000-10-03 | Leland Stanford Junior University | Computation using codes for controlling configurable computational circuit |
| AUPQ070599A0 (en) * | 1999-06-02 | 1999-06-24 | Canon Kabushiki Kaisha | Reconfigurable vliw processor |
| DE10081643D2 (de) | 1999-06-10 | 2002-05-29 | Pact Inf Tech Gmbh | Sequenz-Partitionierung auf Zellstrukturen |
| US6633181B1 (en) * | 1999-12-30 | 2003-10-14 | Stretch, Inc. | Multi-scale programmable array |
| US7119576B1 (en) | 2000-09-18 | 2006-10-10 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| US9250908B2 (en) | 2001-03-05 | 2016-02-02 | Pact Xpp Technologies Ag | Multi-processor bus and cache interconnection system |
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