JPH06268177A

JPH06268177A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH06268177A
Application number: JP5049117A
Authority: JP
Inventors: Motoko Ishida; 素子石田; Kosuke Okuyama; 幸祐奥山; Shuji Ikeda; 修二池田; Fumiyuki Kanai; 史幸金井; Soichiro Hashiba; 総一郎橋場; Koji Hashimoto; 孝司橋本; Kazuo Yoshizaki; 和夫吉崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-10
Filing date: 1993-03-10
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】完全ＣＭＯＳ型ＳＲＡＭにおいて、多結晶シ
リコン膜で構成された負荷用ＭＩＳＦＥＴの相互コンダ
クタンス(Gm)を向上させ、併せて水分の浸入に起因する
特性の劣化を防止する。【構成】半導体基板１の主面上に形成された転送用Ｍ
ＩＳＦＥＴＱｔ₁、Ｑｔ₂と、半導体基板１の主面上に
形成された駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂およびこ
の駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂の上部に堆積した
多結晶シリコン膜で形成された負荷用ＭＩＳＦＥＴＱｐ
₁、Ｑｐ₂からなるフリップフロップ回路とでメモリセ
ルを構成したＳＲＡＭにおいて、負荷用ＭＩＳＦＥＴＱ
ｐ₁、Ｑｐ₂の上部には、水素を透過し易く、かつ水分
を透過し難い膜厚を有する窒化シリコン膜２８が設けら
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関する。

【０００２】

【従来の技術】特開平３−２３４０５５号公報には、フ
リップフロップ回路および２個の駆動用ＭＩＳＦＥＴ(M
etal Insulator Semiconductor Field Effect Transist
or) からなるメモリセルの前記フリップフロップ回路を
２個の駆動用ＭＩＳＦＥＴと２個の負荷用ＭＩＳＦＥＴ
とで構成した、いわゆる完全ＣＭＯＳ(Complementary M
etal Oxide Semiconductor) 構造のＳＲＡＭが記載され
ている。

【０００３】上記公報記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜（多結晶シリコン膜）で駆
動用ＭＩＳＦＥＴのゲート電極を構成し、同じく半導体
基板の主面上に形成した第２導電膜（多結晶シリコン膜
と高融点金属膜とを積層したポリサイド膜）で転送用Ｍ
ＩＳＦＥＴのゲート電極、このゲート電極に接続される
ワード線、駆動用ＭＩＳＦＥＴのソース領域に接続され
る基準電圧線のそれぞれを構成し、上記第１および第２
導電膜の上層に形成した第３導電膜（多結晶シリコン
膜）で負荷用ＭＩＳＦＥＴのゲート電極を構成し、上記
第３導電膜の上層に形成した第４導電膜（多結晶シリコ
ン膜）で負荷用ＭＩＳＦＥＴのチャネル領域、ドレイン
領域、ソース領域、このソース領域に接続される電源電
圧線のそれぞれを構成している。すなわち、このＳＲＡ
Ｍは、駆動用ＭＩＳＦＥＴの上部に多結晶シリコン膜で
負荷用ＭＩＳＦＥＴを形成したスタック構造のメモリセ
ルを有している。

【０００４】ところで、上記ＳＲＡＭの負荷用ＭＩＳＦ
ＥＴのように、多結晶シリコン膜で形成されたトランジ
スタを有する半導体デバイスの製造工程では、多結晶シ
リコン膜の結晶粒界表面に存在する未結合手（ダングリ
ングボンド）に水素原子を供給することによって、トラ
ンジスタの相互コンダクタンス(Gm)を向上させる、いわ
ゆる水素化処理が行われている。

【０００５】上記水素化処理の方法としては、トランジ
スタ上に配線を形成した後、水素ガスを含む雰囲気中で
半導体基板を熱処理する、いわゆる水素アニール法が用
いられている。

【０００６】また、特開平３−１６５０６６号公報に
は、多結晶シリコン膜で形成した薄膜トランジスタ（Ｔ
ＦＴ）上にプラズマ窒化シリコン膜を堆積し、この窒化
シリコン膜を熱処理することによって膜中の水素を多結
晶シリコン膜に拡散させる水素化処理方法が記載されて
いる。

【０００７】また、特開平３−６２５２６号公報には、
駆動用ＭＩＳＦＥＴの上部に多結晶シリコン膜で負荷用
ＭＩＳＦＥＴを形成した後、この多結晶シリコン膜にイ
オン注入法で水素を供給し、さらにこの多結晶シリコン
膜の上部にプラズマ窒化シリコン膜からなるパッシベー
ション膜を形成するＳＲＡＭの製造方法が記載されてい
る。

【０００８】このように、プラズマＣＶＤ(Chemical Va
por Deposition) 法で堆積した窒化シリコン膜は、プラ
ズマ雰囲気中で生成した水素イオンを多量に含んでいる
ことから、多結晶シリコン膜を水素化処理する際の水素
原子供給源として用いられている。

【０００９】他方、窒化シリコン膜は、酸化シリコン膜
に比べて膜質が緻密であることから、トランジスタに水
分が浸入するのを防止するための遮蔽膜としても利用さ
れている。

【００１０】

【発明が解決しようとする課題】本発明者は、前記完全
ＣＭＯＳ構造のＳＲＡＭを開発するにあたり、以下の問
題点を見出した。

【００１１】前記ＳＲＡＭの負荷用ＭＩＳＦＥＴのゲー
ト絶縁膜のように、多結晶シリコン膜上に形成されたゲ
ート絶縁膜は、シリコン単結晶の表面を熱酸化して形成
したゲート絶縁膜に比べて劣化し易いため、負荷用ＭＩ
ＳＦＥＴの上層に堆積した膜中の水分や、製造工程中に
大気から浸入する水分などによってしきい値電圧（Ｖt
h) が容易に変動してしまうという欠点がある。

【００１２】このような欠点を改善するには、前述した
窒化シリコン膜のような水分を透過し難い膜で負荷用Ｍ
ＩＳＦＥＴの上部を覆い、負荷用ＭＩＳＦＥＴの上層に
堆積した膜中の水分や大気中の水分が負荷用ＭＩＳＦＥ
Ｔに浸入するのを防止することが有効である。

【００１３】ところが、負荷用ＭＩＳＦＥＴの上部を窒
化シリコン膜で覆うと、負荷用ＭＩＳＦＥＴを構成する
多結晶シリコン膜を水素化処理する際、窒化シリコン膜
によって水素の透過が妨げられ、多結晶シリコン膜のダ
ングリングボンドに充分な水素が供給されなくなるた
め、負荷用ＭＩＳＦＥＴの相互コンダクタンス(Gm)が劣
化してしまうという問題がある。

【００１４】本発明の目的は、多結晶シリコン膜で構成
されたＭＩＳＦＥＴのしきい値電圧（Ｖth) の変動を防
止すると共に、相互コンダクタンス(Gm)を向上させるこ
とのできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。

【００１７】(1).半導体基板の主面上に形成された転送
用ＭＩＳＦＥＴと、前記半導体基板の主面上に形成され
た駆動用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴの
上部に堆積した多結晶シリコン膜で形成された負荷用Ｍ
ＩＳＦＥＴからなるフリップフロップ回路とでメモリセ
ルを構成したＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥ
Ｔの上部に、水素を透過し易く、かつ水分を透過し難い
膜厚を有する窒化シリコン膜を設ける。

【００１８】(2).前記(1) のＳＲＡＭにおいて、転送用
ＭＩＳＦＥＴの半導体領域の上部の前記窒化シリコン膜
には、データ線接続用コンタクトホールの径よりも大径
の開孔を設ける。

【００１９】(3).前記(1) のＳＲＡＭにおいて、前記窒
化シリコン膜の上部には、ＢＰＳＧ膜またはＰＳＧ膜を
設ける。

【００２０】(4).前記(1) のＳＲＡＭの製造方法におい
て、負荷用ＭＩＳＦＥＴの上部に前記窒化シリコン膜を
堆積した後、水素アニールを行うことによって、前記負
荷用ＭＩＳＦＥＴを構成する多結晶シリコン膜に水素を
供給する。

【００２１】(5).前記(1) のＳＲＡＭの製造方法におい
て、負荷用ＭＩＳＦＥＴの上部に前記窒化シリコン膜を
堆積した後、前記窒化シリコン膜の上部の絶縁膜をプラ
ズマＣＶＤ法で堆積することによって、前記負荷用ＭＩ
ＳＦＥＴを構成する多結晶シリコン膜に水素を供給す
る。

【００２２】(6).前記(1) のＳＲＡＭの製造方法におい
て、負荷用ＭＩＳＦＥＴの上部に前記窒化シリコン膜を
堆積した後、周辺回路領域上の前記窒化シリコン膜を除
去し、メモリセル領域上にのみ残す。

【００２３】(7).前記(1) のＳＲＡＭの製造方法におい
て、負荷用ＭＩＳＦＥＴの上部に前記窒化シリコン膜を
堆積した後、前記窒化シリコン膜の上部に酸化シリコン
膜を堆積し、次いで半導体基板を６００℃以上でアニー
ルする。

【００２４】

【作用】上記した手段(1) によれば、負荷用ＭＩＳＦＥ
Ｔの上部を水分が透過し難い膜で覆うことにより、負荷
用ＭＩＳＦＥＴへの水分の浸入を防止することができる
ので、水分の浸入に起因する負荷用ＭＩＳＦＥＴのしき
い値電圧（Ｖth) の変動を防止することができる。

【００２５】また、負荷用ＭＩＳＦＥＴの上部に水素が
透過し易い膜を設けることにより、負荷用ＭＩＳＦＥＴ
を構成する多結晶シリコン膜のダングリングボンドに充
分な水素を供給することができるので、負荷用ＭＩＳＦ
ＥＴの相互コンダクタンス(Gm)を向上させることができ
る。

【００２６】上記した手段(2) によれば、データ線接続
用コンタクトホールを開孔した際、その側壁に窒化シリ
コン膜が露出しないので、このコンタクトホールの形状
制御性が向上し、コンタクトホール内でのデータ線の接
続信頼性を向上させることができる。

【００２７】上記した手段(3) によれば、窒化シリコン
膜の上部にゲッタリング効果の高いＢＰＳＧ膜またはＰ
ＳＧ膜を設けることにより、Ｎａなどの金属不純物が窒
化シリコン膜を透過して負荷用ＭＩＳＦＥＴに侵入する
のを防止することができるので、負荷用ＭＩＳＦＥＴの
電気特性を向上させることができる。

【００２８】上記した手段(4) または(5) によれば、負
荷用ＭＩＳＦＥＴを形成してからファイナルパッシベー
ション膜を構成する窒化シリコン膜を堆積するまでの工
程を利用して負荷用ＭＩＳＦＥＴを構成する多結晶シリ
コン膜のダングリングボンドに充分な水素を供給するこ
とにより、製造工程を増やすことなく、負荷用ＭＩＳＦ
ＥＴの相互コンダクタンス(Gm)を向上させることができ
る。

【００２９】上記した手段(6) によれば、周辺回路領域
の上部の窒化シリコン膜を除去することにより、周辺回
路の加工が容易になる。この場合、周辺回路を構成する
ＭＩＳＦＥＴのゲート絶縁膜は、シリコン単結晶の表面
を熱酸化して形成するので、ダングリングボンドなどに
よる欠陥準位が少なく、水分の影響を受け難いので、そ
の上部を窒化シリコン膜で覆わなくとも支障はない。

【００３０】上記した手段(7) によれば、窒化シリコン
膜上に酸化シリコン膜を堆積した後、６００℃以上のア
ニールを行うことにより、窒化シリコン膜と酸化シリコ
ン膜との界面のダングリングボンドの量が低減するの
で、この界面の水素透過能を向上させることができる。

【００３１】

【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。

【００３２】図２は、本発明の一実施例であるＳＲＡＭ
の全体の概略構成（チップレイアウト）図であり、図３
は、その一部を拡大して示す概略構成図である。

【００３３】長方形の半導体チップ１の主面には、特に
限定はされないが、例えば４メガビット〔Mbit〕乃至１
６メガビット〔Mbit〕の大容量を有するＳＲＡＭが形成
されている。このＳＲＡＭのメモリセル領域は、４個の
メモリブロックＬＭＢからなり、それぞれのメモリブロ
ックＬＭＢは、４個のメモリブロックＭＢに分割されて
いる。

【００３４】上記メモリブロックＬＭＢの一端にはロー
ド回路ＬＯＡＤが配置されており、他端にはＹセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡがそれぞれ配置されている。また、半導体チ
ップ１の主面の最左端に配置されたメモリブロックＬＭ
Ｂとその隣りのメモリブロックＬＭＢとの間には、Ｘデ
コーダ回路ＸＤＥＣが配置されている。同様に、半導体
チップ１の主面の最右端に配置されたメモリブロックＬ
ＭＢとその隣りのメモリブロックＬＭＢとの間には、Ｘ
デコーダ回路ＸＤＥＣが配置されている。また、半導体
チップ１の最外周部には、ボンディングパッドＢＰが配
置されている。

【００３５】上記メモリブロックＬＭＢを４個に分割し
たメモリブロックＭＢのそれぞれは、図３に示すよう
に、４個のメモリセルアレイＭＡＹに分割されている。
また、それぞれのメモリブロックＭＢの中央には、１個
のワードデコーダ回路ＷＤＥＣが配置されている。この
ワードデコーダ回路ＷＤＥＣは、メモリセルアレイＭＡ
Ｙ上を延在するメインワード線ＭＷＬを介して前記Ｘデ
コーダ回路ＸＤＥＣで選択される。また、ワードデコー
ダ回路ＷＤＥＣは、メモリセルアレイＭＡＹ上を延在す
る第１サブワード線ＳＷＬ₁または第２サブワード線Ｓ
ＷＬ₂を介して第１ワード線ＷＬ₁および第２ワード線
ＷＬ₂を選択する。ワードデコーダ回路ＷＤＥＣの一端
には、コントロール回路ＣＣが配置されている。

【００３６】上記メモリセルアレイＭＡＹ上の第１ワー
ド線ＷＬ₁および第２ワード線ＷＬ₂と直交する方向に
は、相補性データ線ＤＬが延在している。この相補性デ
ータ線ＤＬは、第１データ線ＤＬ₁と第２データ線ＤＬ
₂とで構成されている。相補性データ線ＤＬの一端は前
記ロード回路ＬＯＡＤに接続されており、他端は前記Ｙ
セレクタ回路ＹＳＷを介して前記センスアンプ回路ＳＡ
に接続されている。

【００３７】ＳＲＡＭのメモリセルＭＣは、上記メモリ
セルアレイＭＡＹの第１ワード線ＷＬ₁および第２ワー
ド線ＷＬ₂と、第１データ線ＤＬ₁および第２データ線
ＤＬ₂とが交差する領域に１個ずつ形成されている。

【００３８】図４は、上記メモリセルＭＣの等価回路図
である。同図に示すように、メモリセルＭＣは、フリッ
プフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ₁、Ｑ
ｔ₂とで構成されている。このフリップフロップ回路
は、ｎチャネル型で構成された２個の駆動用ＭＩＳＦＥ
ＴＱｄ₁、Ｑｄ₂とｐチャネル型で構成された２個の負
荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂とで構成されている。
すなわち、本実施例のＳＲＡＭのメモリセルＭＣは、完
全ＣＭＯＳ構造で構成されている。フリップフロップ回
路は、情報蓄積部として構成され、１ビットの情報
（“１”または“０”）を記憶する。メモリセルＭＣの
２個の転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂は、ｎチャネ
ル型で構成され、フリップフロップ回路の一対の入出力
端子にそれぞれのソース領域乃至ドレイン領域の一方が
接続されている。転送用ＭＩＳＦＥＴＱｔ₁のソース領
域乃至ドレイン領域の一方は、第１データ線ＤＬ₁に接
続され、そのゲート電極は第１ワード線ＷＬ₁に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ₂のソース領域乃至
ドレイン領域の一方は、第２データ線ＤＬ₂に接続さ
れ、そのゲート電極は第２ワード線ＷＬ₂に接続されて
いる。

【００３９】駆動用ＭＩＳＦＥＴＱｄ₁および負荷用Ｍ
ＩＳＦＥＴＱｐ₁は、互いのドレイン領域（フリップフ
ロップ回路の一方の入出力端子）が接続され、かつ互い
のゲート電極が接続されてＣＭＯＳを構成している。同
様に、駆動用ＭＩＳＦＥＴＱｄ₂および負荷用ＭＩＳＦ
ＥＴＱｐ₂は、互いのドレイン領域（フリップフロップ
回路の他方の入出力端子）が接続され、かつ互いのゲー
ト電極が接続されてＣＭＯＳを構成している。

【００４０】駆動用ＭＩＳＦＥＴＱｄ₁および負荷用Ｍ
ＩＳＦＥＴＱｐ₁のそれぞれのドレイン領域は、転送用
ＭＩＳＦＥＴＱｔ₁のソース領域乃至ドレイン領域の他
方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ₂および負
荷用ＭＩＳＦＥＴＱｐ₂のそれぞれのゲート電極に接続
されている。同様に、駆動用ＭＩＳＦＥＴＱｄ₂および
負荷用ＭＩＳＦＥＴＱｐ₂のそれぞれのドレイン領域
は、転送用ＭＩＳＦＥＴＱｔ₂のソース領域乃至ドレイ
ン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ
₁および負荷用ＭＩＳＦＥＴＱｐ₁のそれぞれのゲート
電極に接続されている。

【００４１】駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂のそれ
ぞれのソース領域は、基準電圧（Ｖ_SS) に接続され、負
荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のそれぞれのソース領
域は、電源電圧（Ｖ_CC) に接続されている。基準電圧
（Ｖ_SS) は、例えば０Ｖ（グランド電位）であり、電源
電圧（Ｖ_CC) は、例えば５Ｖである。

【００４２】図１は、上記メモリセルＭＣの具体的な構
成を示す半導体基板の要部断面図である。

【００４３】図１に示すように、ｎ^-型シリコン単結晶
からなる半導体基板（半導体チップ）１の主面には、ｐ
^-型ウエル２が形成され、このｐ^-型ウエル２の非活性
領域の主面には、酸化シリコン膜からなる素子分離用の
フィールド絶縁膜４が形成されている。フィールド絶縁
膜４の下には、反転防止用のｐ型チャネルストッパ領域
５が形成されている。

【００４４】メモリセルＭＣを構成する駆動用ＭＩＳＦ
ＥＴＱｄ₁、Ｑｄ₂、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ
₂および負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のうち、駆
動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂および転送用ＭＩＳＦ
ＥＴＱｔ₁、Ｑｔ₂のそれぞれは、前記フィールド絶縁
膜４で囲まれたｐ^-型ウエル２の活性領域の主面に形成
されている。

【００４５】メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
₁、Ｑｄ₂のそれぞれは、ゲート絶縁膜６、ゲート電極
７、ソース領域およびドレイン領域で構成されている。
ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。

【００４６】駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂のゲー
ト電極７の上部には、絶縁膜８が形成されている。この
絶縁膜８は、例えば酸化シリコン膜からなる。また、ゲ
ート電極７のゲート長方向の側壁には、サイドウォール
スペーサ９が形成されている。このサイドウォールスペ
ーサ９は、例えば酸化シリコン膜からなる。

【００４７】駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂のそれ
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１０とその上部に形成された高不純物
濃度のｎ⁺型半導体領域１１とで構成されている。すな
わち、駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂は、それぞれ
のソース領域およびドレイン領域が、いわゆる２重拡散
ドレイン(Double Diffused Drain) 構造で構成されてい
る。

【００４８】メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
₁、Ｑｔ₂のそれぞれは、ゲート絶縁膜１２、ゲート電
極１３Ａ、ソース領域およびドレイン領域で構成されて
いる。ゲート電極１３Ａは、第２層目のゲート材形成工
程で形成され、例えば多結晶シリコン膜と高融点金属シ
リサイド膜との積層膜（ポリサイド膜）で構成されてい
る。下層の多結晶シリコン膜には、抵抗値を低減するた
めにｎ型の不純物（例えばＰ）が導入されている。上層
の高融点金属シリサイド膜は、例えばＷＳｉ_X、ＭｏＳ
ｉ_X、ＴｉＳｉ_X、ＴａＳｉ_Xなどからなる。

【００４９】転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲー
ト電極１３Ａの上部には、絶縁膜１５および絶縁膜２１
が形成されている。この絶縁膜１５および絶縁膜２１
は、例えば酸化シリコン膜からなる。また、ゲート電極
１３Ａの側壁には、サイドウォールスペーサ１６が形成
されている。このサイドウォールスペーサ１６は、例え
ば酸化シリコン膜からなる。

【００５０】転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のそれ
ぞれのソース領域およびドレイン領域は、低不純物濃度
のｎ型半導体領域１７と高不純物濃度のｎ⁺型半導体領
域１８とで構成されている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ₁、Ｑｄ₂のソース領域およびドレイン領域
は、ＬＤＤ(Lightly Doped Drain) 構造で構成されてい
る。

【００５１】転送用ＭＩＳＦＥＴＱｔ₁のソース領域乃
至ドレイン領域の一方は、前記駆動用ＭＩＳＦＥＴＱｄ
₁のドレイン領域と一体に構成されている。同様に、転
送用ＭＩＳＦＥＴＱｔ₂のソース領域乃至ドレイン領域
の一方は、前記駆動用ＭＩＳＦＥＴＱｄ₂のドレイン領
域と一体に構成されている。

【００５２】転送用ＭＩＳＦＥＴＱｔ₁のゲート電極１
３Ａには、第１ワード線ＷＬ₁ が接続され、転送用ＭＩ
ＳＦＥＴＱｔ₂のゲート電極１３Ａには、第２ワード線
ＷＬ₂が接続されている。転送用ＭＩＳＦＥＴＱｔ₁の
ゲート電極１３Ａは、第１ワード線ＷＬ₁ と一体に構成
され、転送用ＭＩＳＦＥＴＱｔ₂のゲート電極１３Ａ
は、第２ワード線ＷＬ₂と一体に構成されている。

【００５３】第１ワード線ＷＬ₁ と第２ワード線ＷＬ₂
との間には、２個の駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂
に共通のソース線として構成される基準電圧線１３Ｂ
（Ｖ_SS）が配置されている。基準電圧線１３Ｂ（Ｖ_SS)
は、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲート電極１
３Ａおよびワード線ＷＬ（第１ワード線ＷＬ₁ 、第２ワ
ード線ＷＬ₂)と同じ第２層目のゲート材形成工程で形成
され、フィールド絶縁膜４上をワード線ＷＬと同一方向
に延在している。また、基準電圧線１３Ｂ（Ｖ_SS）は、
駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂のゲート絶縁膜６と
同一層の絶縁膜に開孔されたコンタクトホール１４を通
じて、駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂のそれぞれの
ソース領域（ｎ⁺型半導体領域１１）に接続されてい
る。

【００５４】メモリセルＭＣの２個の負荷用ＭＩＳＦＥ
ＴＱｐ₁、Ｑｐ₂のうち、負荷用ＭＩＳＦＥＴＱｐ
₁は、駆動用ＭＩＳＦＥＴＱｄ₂の領域上に配置され、
負荷用ＭＩＳＦＥＴＱｐ₂は、駆動用ＭＩＳＦＥＴＱｄ
₁の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ
₁、Ｑｐ₂のそれぞれは、ゲート電極２３Ａ、ゲート絶
縁膜２４、チャネル領域２６Ｎ、ソース領域２６Ｐおよ
びドレイン領域２６Ｐで構成されている。

【００５５】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のゲー
ト電極２３Ａは、第３層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。

【００５６】負荷用ＭＩＳＦＥＴＱｐ₁のゲート電極２
３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲート絶縁膜１２と同一層
の絶縁膜）に開孔されたコンタクトホール２２を通じ
て、駆動用ＭＩＳＦＥＴＱｄ₁のゲート電極７および転
送用ＭＩＳＦＥＴＱｔ₂のソース領域乃至ドレイン領域
の一方に接続されている。同様に、負荷用ＭＩＳＦＥＴ
Ｑｐ₂のゲート電極２３Ａは、絶縁膜２１、絶縁膜８お
よび絶縁膜（転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲー
ト絶縁膜１２と同一層の絶縁膜）に開孔したコンタクト
ホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ₂のゲー
ト電極７および転送用ＭＩＳＦＥＴＱｔ₁のソース領域
乃至ドレイン領域の一方に接続されている。

【００５７】転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のソー
ス領域乃至ドレイン領域の他方の上部には、負荷用ＭＩ
ＳＦＥＴＱｐ₁、Ｑｐ₂のゲート電極２３Ａと同じ第３
層目のゲート材形成工程で形成されたパッド層２３Ｂが
それぞれ配置されている。このパッド層２３Ｂは、絶縁
膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ
₂のゲート絶縁膜１２と同一層の絶縁膜）に開孔された
コンタクトホール２２を通じて、転送用ＭＩＳＦＥＴＱ
ｔ₁、Ｑｔ₂のソース領域乃至ドレイン領域の他方に接
続されている。

【００５８】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｔ₂のゲー
ト電極２３Ａの上部には、負荷用ＭＩＳＦＥＴＱｐ₁、
Ｑｔ₂のゲート絶縁膜２４が形成されている。このゲー
ト絶縁膜２４は、例えば酸化シリコン膜からなる。

【００５９】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｔ₂のゲー
ト絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ₁、
Ｑｐ₂のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。この多結晶シリ
コン膜には、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のしき
い値電圧をエンハンスメント型に設定するために、ｎ型
の不純物（例えばＰ）が導入されている。

【００６０】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のチャ
ネル領域２６Ｎの一端側にはドレイン領域２６Ｐが形成
され、他端側にはソース領域２６Ｐが形成されている。
ドレイン領域２６Ｐおよびソース領域２６Ｐは、チャネ
ル領域２６Ｎと同じ第４層目のゲート材形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する領
域の多結晶シリコン膜には、ｐ型の不純物（例えばＢＦ
₂)が導入されている。

【００６１】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂は、電
源電圧（Ｖ_CC) のＯＦＦ時にゲート電極２３Ａからドレ
イン領域２６Ｐに強電界が加わり、ゲート電極２３Ａ−
ドレイン領域２６Ｐ間にリーク電流が発生するのを防止
するために、チャネル領域２６Ｎを介してドレイン領域
２６Ｐとゲート電極２３Ａとを互いに離隔させている。
すなわち、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂は、ドレ
イン領域２６Ｐとゲート電極２３Ａとが重なりを持たず
に離隔された、いわゆるオフセット構造で構成されてい
る。

【００６２】負荷用ＭＩＳＦＥＴＱｐ₁のドレイン領域
２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔さ
れたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥ
ＴＱｐ₂のゲート電極２３Ａに接続されている。同様
に、負荷用ＭＩＳＦＥＴＱｐ₂のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
₁のゲート電極２３Ａに接続されている。

【００６３】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のソー
ス領域２６Ｐには、電源電圧線（Ｖ_CC) ２６Ｐが接続さ
れている。この電源電圧線（Ｖ_CC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材形成工程で形成され、これ
らと一体に構成されている。

【００６４】負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のチャ
ネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６
Ｐおよび電源電圧線（Ｖ_CC) ２６Ｐの上層には、絶縁膜
２７が形成されている。この絶縁膜２７は、例えば酸化
シリコン膜からなる。

【００６５】絶縁膜２７の上層には、窒化シリコン膜２
８が形成されている。この窒化シリコン膜２８は、負荷
用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂の上層に堆積した膜中の
水分や大気中の水分が負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ
₂に浸入するのを防止するために設けられている。な
お、本実施例の窒化シリコン膜２８は、絶縁膜（酸化シ
リコン膜）２７を介して負荷用ＭＩＳＦＥＴＱｐ₁、Ｑ
ｐ₂の上に堆積されているが、負荷用ＭＩＳＦＥＴＱｐ
₁、Ｑｐ₂のチャネル領域２６Ｎ、ドレイン領域２６Ｐ
およびソース領域２６Ｐを構成する第４層目のゲート材
の上に直接堆積してもよい。

【００６６】窒化シリコン膜２８の上層には、ＢＰＳＧ
(Boron-doped Phospho Silicate Glass)膜３２を介して
中間導電層３３、サブワード線ＳＷＬ（第１サブワード
線ＳＷＬ₁、第２サブワード線ＳＷＬ₂)およびメインワ
ード線ＭＷＬがそれぞれ形成されている。中間導電層３
３、サブワード線ＳＷＬおよびメインワード線ＭＷＬの
それぞれは、第１層目の配線材形成工程で形成され、例
えばタングステン（Ｗ）などの高融点金属膜で構成され
ている。

【００６７】中間導電層３３は、ＢＰＳＧ膜３２、絶縁
膜２７および絶縁膜（負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ
₂のゲート絶縁膜２４と同一層の絶縁膜）に開孔したコ
ンタクトホール３４を通じて前記パッド層２３Ｂに接続
されている。このコンタクトホール３４が形成された領
域の前記窒化シリコン膜２８には、このコンタクトホー
ル３４の径よりも大径の開孔２９が設けられている。

【００６８】中間導電層３３、サブワード線ＳＷＬおよ
びメインワード線ＭＷＬの上層には、層間絶縁膜３５を
介して相補性データ線ＤＬ（第１データ線ＤＬ₁および
第２データ線ＤＬ₂)が配置されている。この相補性デー
タ線ＤＬは、層間絶縁膜３５に開孔されたコンタクトホ
ール３６を通じて前記中間導電層３３に接続されてい
る。

【００６９】相補性データ線ＤＬは、第２層目の配線材
形成工程で形成され、例えばバリアメタル膜、アルミニ
ウム合金膜、バリアメタル膜を順次積層した３層膜で構
成されている。バリアメタルは、例えばＴｉＷで構成さ
れ、アルミニウム合金は、例えばＣｕおよびＳｉを添加
したアルミニウムで構成されている。層間絶縁膜３５
は、例えば酸化シリコン膜、スピンオングラス（Spin O
n Glass;ＳＯＧ）膜、酸化シリコン膜を順次積層した３
層膜で構成されている。

【００７０】相補性データ線ＤＬのうち、第１データ線
ＤＬ₁は、転送用ＭＩＳＦＥＴＱｔ₁のソース領域乃至
ドレイン領域の一方（ｎ⁺型半導体領域１８）に接続さ
れ、第２データ線ＤＬ₂は、転送用ＭＩＳＦＥＴＱｔ₂
のソース領域乃至ドレイン領域の一方（ｎ⁺型半導体領
域１８）に接続されている。相補性データ線ＤＬと転送
用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のｎ⁺型半導体領域１８
との接続は、前記中間導電層３３およびパッド層２３Ｂ
をそれぞれ介して行われる。

【００７１】相補性データ線ＤＬの上層には、ファイナ
ルパッシベーション膜３７が形成されている。このファ
イナルパッシベーション膜３７は、例えば酸化シリコン
膜と窒化シリコンとの積層膜で構成されている。

【００７２】次に、上記ＳＲＡＭの具体的な製造方法の
一例を、図５〜図１８を用いて説明する。

【００７３】まず、１０〔Ω／cm〕程度の比抵抗値を有
するｎ^-形シリコン単結晶からなる半導体基板１を用意
し、メモリセル形成領域および図示しない周辺回路形成
領域の一部にｐ^-型ウエル２を形成する。また、周辺回
路形成領域の他の一部には、ｎ型ウエルを形成する。ｐ
^-型ウエル２は、半導体基板１の主面にイオン注入した
ＢＦ₂を引伸し拡散して形成し、ｎ型ウエルは、半導体
基板１の主面にイオン注入したＰを引伸し拡散して形成
する。

【００７４】次に、ｐ^-型ウエル２の非活性領域の主面
にＢＦ₂をイオン注入した後、素子分離用のフィールド
絶縁膜４を形成する。このフィールド絶縁膜４は、窒化
シリコン（Ｓｉ₃Ｎ₄)膜を耐酸化マスクにした熱酸化法
（ＬＯＣＯＳ法）を用い、熱酸化法で形成した酸化シリ
コン膜を４２０〜４８０nm程度の膜厚に成長させて形成
する。この時、前記ＢＦ₂の拡散により、フィールド絶
縁膜４の下に反転防止用のｐ型チャネルストッパ領域５
が形成される。

【００７５】次に、ｐ^-型ウエル２ｐの活性領域の主面
に駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂のしきい値電圧調
整用のＢＦ₂をイオン注入した後、駆動用ＭＩＳＦＥＴ
Ｑｄ₁、Ｑｄ₂のゲート絶縁膜６を形成する。このゲー
ト絶縁膜６は熱酸化法で形成し、その膜厚は１３〜１４
nm程度とする（図５）。

【００７６】次に、半導体基板１の全面に第１層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は９０〜１１
０nm程度とする。この多結晶シリコン膜には、その抵抗
値を低減するために、堆積時にＰを導入する。

【００７７】次に、多結晶シリコン膜の上に酸化シリコ
ン膜からなる絶縁膜８を堆積する。この絶縁膜８はＣＶ
Ｄ法で形成し、その膜厚は１３５〜１６５nm程度とす
る。この絶縁膜８は、駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ
₂のゲート電極７とその上層に形成される導電層とを電
気的に分離するために形成する。

【００７８】次に、絶縁膜８の上に形成したフォトレジ
スト膜をマスクにして絶縁膜８およびその下層の前記多
結晶シリコン膜を順次エッチングした後、このフォトレ
ジスト膜をアッシングで除去することにより、駆動用Ｍ
ＩＳＦＥＴＱｄ₁、Ｑｄ₂のゲート電極７を形成する
（図６）。

【００７９】次に、半導体基板１の全面に酸化シリコン
膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は１６０〜２００nm程度とする。次に、こ
の酸化シリコン膜をＲＩＥ(Reactive Ion Etching)など
の異方性エッチングでエッチングして、駆動用ＭＩＳＦ
ＥＴＱｄ₁、Ｑｄ₂のゲート電極７の側壁にサイドウォ
ールスペーサ９を形成する。

【００８０】次に、駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂
のゲート電極７の下を除く活性領域の主面の前記ゲート
絶縁膜６を希フッ酸水溶液によるエッチングで除去した
後、活性領域の主面に新たな酸化シリコン膜を形成す
る。この酸化シリコン膜は熱酸化法で形成し、その膜厚
は９〜１１nm程度とする。

【００８１】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ₁、Ｑｄ₂の形成領域のｐ^-型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ^-型ウエル２の主面に導入したＰを
引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂の
ｎ型半導体領域１０を形成する（図７）。

【００８２】次に、ｐ^-型ウエル２の活性領域の主面に
転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のしきい値電圧調整
用のＢＦ₂をイオン注入した後、活性領域の主面の前記
酸化シリコン膜を希フッ酸水溶液によるエッチングで除
去し、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲート絶縁
膜１２を形成する。このゲート絶縁膜１２は熱酸化法で
形成し、その膜厚は１３〜１４nm程度とする。

【００８３】次に、半導体基板１の全面に第２層目のゲ
ート材を堆積する。このゲート材は、多結晶シリコン膜
とタングステンシリサイド膜との積層膜（ポリサイド
膜）からなる。この時、まず多結晶シリコン膜を３６〜
４４nm程度堆積した後、半導体基板１の主面にフォトレ
ジスト膜を形成し、これをマスクにして駆動用ＭＩＳＦ
ＥＴＱｄ₁、Ｑｄ₂のｎ型半導体領域１０上の絶縁膜
（ゲート絶縁膜１２と同一層の絶縁膜）をエッチング
し、コンタクトホール１４を形成する。次に、フォトレ
ジスト膜をアッシングで除去し、多結晶シリコン膜をさ
らに３６〜４４nm程度堆積する。多結晶シリコン膜はＣ
ＶＤ法で形成し、その抵抗値を低減するために、堆積時
にＰを導入する。次に、この多結晶シリコン膜の上層に
タングステンシリサイド膜を堆積する。タングステンシ
リサイド膜はＣＶＤ法で形成し、その膜厚は７２〜８８
nm程度とする。

【００８４】次に、タングステンシリサイド膜の上に酸
化シリコン膜からなる絶縁膜１５を堆積する。この絶縁
膜１５はＣＶＤ法で形成し、その膜厚は２７０〜３３０
nm程度とする。この絶縁膜１５は、転送用ＭＩＳＦＥＴ
Ｑｔ₁、Ｑｔ₂のゲート電極１２とその上層に形成され
る導電層とを電気的に分離するために形成する。

【００８５】次に、絶縁膜１５の上にフォトレジスト膜
を形成し、これをマスクにして絶縁膜１５およびその下
層の前記第２層目のゲート材（ポリサイド膜）を順次エ
ッチングした後、フォトレジスト膜をアッシングで除去
することにより、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂の
ゲート電極１３Ａ、ワード線ＷＬ（第１ワード線ＷＬ
₁ 、第２ワード線ＷＬ₂)および基準電圧線１３Ｂ
（Ｖ_SS) をそれぞれ形成する（図８）。

【００８６】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴ
Ｑｔ₁、Ｑｔ₂の形成領域のｐ^-型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ^-型ウエル２の主面に導入したＰを
引伸し拡散させ、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂の
ｎ型半導体領域１７を形成する。

【００８７】次に、半導体基板１の全面に酸化シリコン
膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は２７０〜３３０nm程度とする。次に、こ
の酸化シリコン膜をＲＩＥなどの異方性エッチングでエ
ッチングして、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲ
ート電極１３Ａ、ワード線ＷＬ（第１ワード線ＷＬ₁ 、
第２ワード線ＷＬ₂)および基準電圧線１３Ｂ（Ｖ_SS) の
それぞれの側壁にサイドウォールスペーサ１６を形成す
る。

【００８８】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ₁、Ｑｄ₂の形成領域および転送用ＭＩＳＦＥＴＱ
ｔ₁、Ｑｔ₂の形成領域のそれぞれのｐ^-型ウエル２の
主面にＡｓをイオン注入する。次に、フォトレジスト膜
をアッシングで除去した後、ｐ^-型ウエル２の主面に導
入したＡｓを引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ
₁、Ｑｄ₂の形成領域のｐ^-型ウエル２の主面にｎ⁺型
半導体領域１１を形成し、転送用ＭＩＳＦＥＴＱｔ₁、
Ｑｔ₂の形成領域のｐ^-型ウエル２の主面にｎ⁺型半導
体領域１８を形成する。

【００８９】駆動用ＭＩＳＦＥＴＱｄ₁、Ｑｄ₂の形成
領域のｐ^-型ウエル２の主面には、あらかじめｎ型半導
体領域１０が形成されているので、ｎ⁺型半導体領域１
１の形成により、２重拡散ドレイン構造のソース領域お
よびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ₁、
Ｑｄ₂が完成する。また、転送用ＭＩＳＦＥＴＱｔ₁、
Ｑｔ₂の形成領域のｐ^-型ウエル２ｐの主面には、あら
かじめｎ型半導体領域１７が形成されているので、ｎ⁺
型半導体領域１８の形成により、ＬＤＤ構造のソース領
域およびドレイン領域を有する転送用ＭＩＳＦＥＴＱｔ
₁、Ｑｔ₂が完成する（図９）。

【００９０】次に、半導体基板１の全面に酸化シリコン
膜からなる絶縁膜２１を堆積する。

【００９１】この絶縁膜２１はＣＶＤ法で形成し、その
膜厚は５４〜６６nm程度とする。次に、絶縁膜２１の上
にフォトレジスト膜を形成し、これをマスクにして絶縁
膜２１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱ
ｔ₁、Ｑｔ₂のゲート絶縁膜１２と同一層の絶縁膜）を
エッチングすることにより、転送用ＭＩＳＦＥＴＱ
ｔ₁、Ｑｔ₂のソース領域乃至ドレイン領域の一方の上
部にコンタクトホール２２を形成する。このとき、コン
タクトホール２２の底部に駆動用ＭＩＳＦＥＴＱｄ₁、
Ｑｄ₂のゲート電極７の一部が露出する。また、同時に
このフォトレジスト膜をマスクにして絶縁膜２１および
絶縁膜（転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のゲート絶
縁膜１２と同一層の絶縁膜）をエッチングすることによ
り、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂のソース領域乃
至ドレイン領域の他方（駆動用ＭＩＳＦＥＴＱｄ₁、Ｑ
ｄ₂のソース領域乃至ドレイン領域の一方）の上部にコ
ンタクトホール２２を形成する。

【００９２】次に、半導体基板１の全面に第３層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は６３〜７７
nm程度とする。この多結晶シリコン膜には、その抵抗値
を低減するために、堆積時にＰを導入する。次に、この
多結晶シリコン膜の上に形成したフォトレジスト膜をマ
スクにして多結晶シリコン膜をエッチングした後、この
フォトレジスト膜をアッシングで除去することにより、
負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のゲート電極２３Ａ
およびパッド層２３Ｂをそれぞれ形成する（図１０）。

【００９３】次に、半導体基板１の全面に負荷用ＭＩＳ
ＦＥＴＱｐ₁、Ｑｐ₂のゲート絶縁膜２４となる酸化シ
リコン膜をＣＶＤ法で堆積した後、このゲート絶縁膜２
４の上にフォトレジスト膜を形成し、これをマスクにし
てゲート絶縁膜２４をエッチングすることにより、負荷
用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のゲート電極２３Ａの上
部のゲート絶縁膜２４にコンタクトホール２５を形成す
る。

【００９４】次に、半導体基板１の全面に第４層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は３６〜４４
nm程度とする。次に、この多結晶シリコン膜の上に形成
したフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥ
ＴＱｐ₁、Ｑｐ₂のチャネル領域２６Ｎを形成する領域
の多結晶シリコン膜にＰをイオン注入する。次に、この
フォトレジスト膜をアッシングで除去した後、多結晶シ
リコン膜の上に新たにフォトレジスト膜を形成し、これ
をマスクにして負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のソ
ース領域２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線
（Ｖ_CC) ２６Ｐを形成する領域の多結晶シリコン膜にＢ
Ｆ₂をイオン注入する。

【００９５】次に、フォトレジスト膜をアッシングで除
去した後、多結晶シリコン膜の上に新たにフォトレジス
ト膜を形成し、これをマスクにして多結晶シリコン膜を
エッチングすることにより、負荷用ＭＩＳＦＥＴＱ
ｐ₁、Ｑｐ₂のチャネル領域２６Ｎ、ソース領域２６
Ｐ、ドレイン領域２６Ｐおよび電源電圧線（Ｖ_CC) ２６
Ｐをそれぞれ形成することにより、負荷用ＭＩＳＦＥＴ
Ｑｐ₁、Ｑｐ₂が完成する。その後、フォトレジスト膜
をアッシングで除去する（図１１）。

【００９６】次に、半導体基板１の全面にＣＶＤ法で絶
縁膜２７を堆積する。絶縁膜２７は酸化シリコン膜から
なり、その膜厚は１３５〜１５５nm程度とする。

【００９７】次に、半導体基板１の全面に窒化シリコン
膜２８を堆積する。この窒化シリコン膜２８は、水分の
透過を阻止できる程度の膜厚を必要とするが、膜厚が厚
すぎると水素の透過も妨げられるため、後述する水素化
処理を行っても、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂を
構成する多結晶シリコン膜に充分な水素を供給すること
ができない。従って、窒化シリコン膜２８は、水素を透
過し易く、かつ水分を透過し難い膜厚とする必要があ
り、例えばジクロルシラン（ＳｉＨ₂Ｃｌ₂)とアンモニ
ア、あるいはモノシラン（ＳｉＨ₄)と窒素（またはアン
モニア）とをソースガスとする低圧ＣＶＤ法を用い、５
〜２０nm程度の膜厚で堆積する。

【００９８】次に、窒化シリコン膜２８の上に形成した
フォトレジスト膜３８をマスクにして窒化シリコン膜２
８をエッチングし、転送用ＭＩＳＦＥＴＱｔ₁、Ｑｔ₂
のソース領域乃至ドレイン領域の一方（相補性データ線
ＤＬが接続される側）の上部に、後述する工程で形成さ
れるコンタクトホール３４よりも大径の開孔２９を形成
する（図１２）。このとき、同時にフォトレジスト膜３
８をマスクにして周辺回路領域上の窒化シリコン膜２８
を除去し、前記図２に破線で示すように、メモリブロッ
クＬＭＢ上のみに窒化シリコン膜２８を残す。

【００９９】図１３は、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑ
ｐ₂のチャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイ
ン領域２６Ｐおよび電源電圧線（Ｖ_CC) ２６Ｐを構成す
る第４層目のゲート材（破線で示す）の上層に堆積した
窒化シリコン膜２８のパターンを示すメモリブロックＬ
ＭＢ（メモリセルアレイＭＡＹ）の要部平面図である。
図中、二点鎖線で囲んだ領域は、メモリセルＭＣ１個分
の占有領域である。

【０１００】次に、フォトレジスト膜３８をアッシング
で除去した後、半導体基板１の全面にＢＰＳＧ膜３２を
堆積する（図１４）。ＢＰＳＧ膜３２は、例えばオゾン
（Ｏ₃)、テトラエトキシシラン（Ｓｉ（ＯＣ₂Ｈ₅)₄)、
ＰＯ（ＯＣＨ₃)₃およびＢＯ（ＯＣＨ₃)₃をソースガス
とする常圧ＣＶＤ法で形成し、その膜厚は２７０〜３３
０nm程度とする。続いて、このＢＰＳＧ膜３２をアニー
ルしてその表面をリフロー、平坦化する。このアニール
は、１％程度の酸素を含む窒素雰囲気中、８００〜８５
０℃程度で２０分程度行う。

【０１０１】また、このアニールを行うことにより、前
記窒化シリコン膜２８とその上に堆積したＢＰＳＧ膜３
２との界面に存在するダングリングボンドを低減するこ
とができる。これにより、このダングリングボンドによ
って捕獲される水素の量を低減することができるので、
後述する工程で負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂を構
成する多結晶シリコン膜のダングリングボンドに充分な
水素を供給することが可能となる。このダングリングボ
ンドを低減するためには、少なくとも６００℃以上の温
度でアニールを行うことが望ましい。

【０１０２】また、ＢＰＳＧ膜３２はゲッタリング効果
の高い絶縁膜であることから、窒化シリコン膜２８の上
層にこのＢＰＳＧ膜３２を堆積したことにより、Ｎａな
どの金属不純物が窒化シリコン膜２８を透過して負荷用
ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂に侵入するのを防止するこ
とができる。ゲッタリング効果の高い絶縁膜として、、
このＢＰＳＧ膜３２に代えてＰＳＧ(Phospho Silicate
Glass)膜を使用することもできる。

【０１０３】次に、ＢＰＳＧ膜３２の上にフォトレジス
ト膜を形成し、これをマスクにしてＢＰＳＧ膜３２、絶
縁膜２７および絶縁膜（負荷用ＭＩＳＦＥＴＱｐ₁、Ｑ
ｐ₂のゲート絶縁膜２４と同一層の絶縁膜）をエッチン
グすることにより、前記パッド層２３Ｂの上にコンタク
トホール３４を形成する。

【０１０４】次に、フォトレジスト膜をアッシングで除
去した後、半導体基板１の全面に第１層目の配線材であ
るタングステン膜を堆積する。このタングステン膜はス
パッタ法で形成し、その膜厚は２７０〜３３０nm程度と
する。続いて、このタングステン膜上にフォトレジスト
膜を形成し、これをマスクにしてタングステン膜をエッ
チングすることにより、中間導電層３３、サブワード線
ＳＷＬ（第１サブワード線ＳＷＬ₁および第２サブワー
ド線ＳＷＬ₂)およびメインワード線ＭＷＬのそれぞれを
形成する。その後、フォトレジスト膜をアッシングで除
去する（図１５）。

【０１０５】中間導電層３３は、前記コンタクトホール
３４を通じて前記パッド層２３Ｂに接続される。このパ
ッド層２３Ｂの上の前記窒化シリコン膜２８には、コン
タクトホール３４の径よりも大径の開孔２９が設けられ
ているので、図１６に示すように、コンタクトホール３
４の側壁には窒化シリコン膜２８が露出することはな
い。

【０１０６】これに対して、窒化シリコン膜２８に開孔
２９を設けない場合は、図１７に示すように、コンタク
トホール３４を形成する際、酸化シリコン系のＢＰＳＧ
膜３２や絶縁膜２７と窒化シリコン膜２８とのエッチン
グレートの差によって、コンタクトホール３４の側壁に
段差が生じるため、コンタクトホール３４の内部でタン
グステン膜のカバレージが不充分となり、中間導電層３
３が断線する虞れがある。

【０１０７】このように、パッド層２３Ｂの上の窒化シ
リコン膜２８にコンタクトホール３４の径よりも大径の
開孔２９を設けることにより、コンタクトホール３４内
での中間導電層３３の断線を確実に防止することができ
る。

【０１０８】次に、半導体基板１の全面に酸化シリコン
膜、スピンオングラス膜、酸化シリコン膜を順次積層し
た３層膜からなる層間絶縁膜３５を堆積する。酸化シリ
コン膜は、例えば酸素（Ｏ₂)およびテトラエトキシシラ
ン（Ｓｉ（ＯＣ₂Ｈ₅)₄)をソースガスとするプラズマＣ
ＶＤ法で形成し、その膜厚は下層の酸化シリコン膜が４
５０〜５５０nm程度、上層の酸化シリコン膜が３６０〜
４４０nm程度とする。また、スピンオングラス膜は、２
３５〜２６５nm程度の膜厚で形成した後、４４０℃程度
でベーキングし、次いでその表面をエッチバックして平
坦化する。

【０１０９】層間絶縁膜３５を構成する酸化シリコン膜
をプラズマＣＶＤ法で形成することにより、膜中に多量
の水素イオンが含有され、かつ後述する水素アニール工
程で供給される水素が膜を透過し易くなるため、前記負
荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂を構成する多結晶シリ
コン膜に充分な水素を供給することができる。

【０１１０】次に、層間絶縁膜３５上に形成したフォト
レジスト膜をマスクにして層間絶縁膜３５をエッチング
し、中間導電層３３の上部にコンタクトホール３６を形
成した後、フォトレジスト膜をアッシングで除去する。

【０１１１】次に、半導体基板１の全面に第２層目の配
線材を堆積する。この配線材は、ＴｉＷ（チタンタング
ステン）膜、アルミニウム合金膜、ＴｉＷ膜を順次積層
した３層膜からなる。ＴｉＷ膜はスパッタ法で形成し、
その膜厚は下層のＴｉＷ膜が５４〜６６nm程度、上層の
ＴｉＷ膜が１８０〜２２０nm程度とする。アルミニウム
合金膜はスパッタ法で形成し、その膜厚は７２０〜８８
０nmnm程度とする。

【０１１２】次に、ＴｉＷ膜上に形成したフォトレジス
ト膜をマスクにしてＴｉＷ膜、アルミニウム合金膜、Ｔ
ｉＷ膜を順次エッチングし、相補性データ線ＤＬ（第１
データ線ＤＬ₁および第２データ線ＤＬ₂)を形成した
後、このフォトレジスト膜をアッシングで除去する（図
１８）。

【０１１３】次に、半導体基板１の全面に酸化シリコン
膜と窒化シリコン膜との積層膜からなるファイナルパッ
シベーション膜３７を堆積する。この酸化シリコン膜
は、例えば酸素（Ｏ₂)およびテトラエトキシシラン（Ｓ
ｉ（ＯＣ₂Ｈ₅)₄)をソースガスとするプラズマＣＶＤ法
で形成し、窒化シリコン膜は、モノシラン（ＳｉＨ₄)お
よび窒素（またはアンモニア）をソースガスとするプラ
ズマＣＶＤ法で形成する。ファイナルパッシベーション
膜３７を構成する酸化シリコン膜および窒化シリコン膜
をプラズマＣＶＤ法で形成することにより、膜中に多量
の水素イオンが含有され、これが前記負荷用ＭＩＳＦＥ
ＴＱｐ₁、Ｑｐ₂を構成する多結晶シリコン膜への水素
供給源となる。

【０１１４】また、ファイナルパッシベーション膜３７
を堆積する工程の途中で水素アニールを行い、前記負荷
用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂を構成する多結晶シリコ
ン膜に水素を供給する。まず、酸化シリコン膜を３６０
〜４４０nm程度堆積した後、水素を含む窒素雰囲気中、
４００℃程度で３０分程度水素アニールを行い、続い
て、酸化シリコン膜を３６０〜４４０nm程度堆積する。
最後に、酸化シリコン膜の上に窒化シリコン膜を1.２μ
ｍ程度堆積する。以上の工程により、前記図１に示すＳ
ＲＡＭのメモリセルＭＣが完成する。なお、この後、Ｓ
ＲＡＭは所定の工程により、樹脂パッケージに封止され
る。

【０１１５】本実施例によれば、下記のような効果を得
ることができる。

【０１１６】(1).多結晶シリコン膜で形成された負荷用
ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂の上層に水分が透過し難い
窒化シリコン膜２８を設けることにより、負荷用ＭＩＳ
ＦＥＴＱｐ₁、Ｑｐ₂への水分の浸入を防止することが
できる。これにより、図１９に示すように、窒化シリコ
ン膜２８を設けない従来仕様のＳＲＡＭに比べて、負荷
用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のしきい値電圧（Ｖth)
の変動を抑制することができた。

【０１１７】また、窒化シリコン膜２８の膜厚を制御し
て水素を透過し易くしたことにより、負荷用ＭＩＳＦＥ
ＴＱｐ₁、Ｑｐ₂を構成する多結晶シリコン膜のダング
リングボンドに充分な水素を供給することができる。こ
れにより、多結晶シリコン膜のダングリングボンドに起
因するトラップ準位が水素によりターミネートされ、多
結晶シリコン膜の膜質が改善されるため、負荷用ＭＩＳ
ＦＥＴＱｐ₁、Ｑｐ₂の相互コンダクタンス(Gm)を大幅
に向上させることができる。

【０１１８】図２０は、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑ
ｐ₂の初期特性の工程推移を示している。図中、はＢ
ＰＳＧ膜３２の上に中間導電層３３を形成した直後の初
期特性、はファイナルパッシベーション膜３７を堆積
する工程の途中で水素アニール（およびファイナルパッ
シベーション膜３７を構成する酸化シリコン膜を堆積す
る工程での水素化）を行った直後の初期特性、は完成
品の初期特性を示している。このように、完成品では負
荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂の相互コンダクタンス
(Gm)が大幅に向上した。

【０１１９】また、図２１は、窒化シリコン膜２８の膜
厚を６nm、１５nmにした時の負荷用ＭＩＳＦＥＴＱ
ｐ₁、Ｑｐ₂の初期特性を示している。同図から明らか
なように、膜厚が６〜１５nmの窒化シリコン膜２８を設
けることにより、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂の
相互コンダクタンス(Gm)が大幅に向上した。なお、図２
０、図２１において、横軸は負荷用ＭＩＳＦＥＴＱ
ｐ₁、Ｑｐ₂のゲート電圧（Ｖｇ) を表し、縦軸は負荷
用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂のドレイン電流（Ｉｓｄ
(A))を表している。

【０１２０】また、窒化シリコン膜２８を形成した後、
ファイナルパッシベーション膜３７を堆積するまでの工
程を利用して水素アニールやプラズマＣＶＤ法などの水
素化処理を行うことにより、水素化処理のための特別の
工程を設けることなく、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑ
ｐ₂を構成する多結晶シリコン膜のダングリングボンド
に充分な水素を供給することができる。

【０１２１】(2).パッド層２３Ｂの上層の窒化シリコン
膜２８にコンタクトホール３４の径よりも大径の開孔２
９を設けることにより、このコンタクトホール３４内で
の中間導電層３３の断線を確実に防止することができる
ので、相補性データ線ＤＬの接続信頼性を向上させるこ
とができる。

【０１２２】(3).窒化シリコン膜２８の上にＢＰＳＧ膜
３２を堆積した後、アニールを行うことにより、窒化シ
リコン膜２８とＢＰＳＧ膜３２との界面に存在するダン
グリングボンドを低減することができる。これにより、
このダングリングボンドに捕獲される水素の量を低減す
ることができるので、負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ
₂を構成する多結晶シリコン膜のダングリングボンドに
充分な水素を供給することができる。

【０１２３】また、窒化シリコン膜２８の上にゲッタリ
ング効果の高いＢＰＳＧ膜３２を堆積することにより、
Ｎａなどの金属不純物が窒化シリコン膜２８を透過して
負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂に侵入するのを防止
することができるので、メモリセルＭＣの電気特性の劣
化を防止することができる。

【０１２４】(4).負荷用ＭＩＳＦＥＴＱｐ₁、Ｑｐ₂の
上層に窒化シリコン膜２８を堆積した後、周辺回路領域
上の窒化シリコン膜２８を除去することにより、周辺回
路の加工が容易になる。

【０１２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１２６】前記実施例では、ゲート電極の上層にチャ
ネル領域、ソース領域およびドレイン領域を形成したボ
トムゲート構造の負荷用ＭＩＳＦＥＴを有するＳＲＡＭ
に適用した場合について説明したが、チャネル領域、ソ
ース領域およびドレイン領域の上層にゲート電極を形成
したトップゲート構造の負荷用ＭＩＳＦＥＴを有するＳ
ＲＡＭに適用することもできる。

【０１２７】前記実施例では、負荷用ＭＩＳＦＥＴの上
層に堆積した窒化シリコン膜をエッチングして開孔を形
成する際、周辺回路領域上の窒化シリコン膜を除去した
が、周辺回路領域上の窒化シリコン膜は必ずしも除去す
る必要はない。

【０１２８】以上の説明では、多結晶シリコン膜で構成
された負荷用ＭＩＳＦＥＴを有するＳＲＡＭに適用した
場合について説明したが、多結晶シリコン膜で構成され
た半導体素子を有するデバイス全般に適用することがで
きる。

【０１２９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１３０】多結晶シリコン膜で形成された負荷用ＭＩ
ＳＦＥＴの上部に、水素を透過し易く、かつ水分を透過
し難い膜厚を有する窒化シリコン膜を設けることによ
り、負荷用ＭＩＳＦＥＴのしきい値電圧（Ｖth) の変動
を防止すると共に、相互コンダクタンス(Gm)を向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
メモリセルを示す半導体基板の要部断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
チップレイアウトを示す概略構成図である。

【図３】図２の一部を拡大して示す概略構成図である。

【図４】本発明の一実施例である半導体集積回路装置の
メモリセルの等価回路図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図９】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部平面図である。

【図１４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１６】窒化シリコン膜に開孔を設けた場合における
データ線接続用コンタクトホールの拡大断面図である。

【図１７】窒化シリコン膜に開孔を設けない場合におけ
るデータ線接続用コンタクトホールの拡大断面図であ
る。

【図１８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１９】負荷用ＭＩＳＦＥＴのしきい値電圧の変動を
示すグラフ図である。

【図２０】負荷用ＭＩＳＦＥＴの初期特性の工程推移を
示すグラフ図である。

【図２１】負荷用ＭＩＳＦＥＴの初期特性を示すグラフ
図である。

【符号の説明】

１半導体基板（チップ）２ｐ^-型ウエル４フィールド絶縁膜５ｐ型チャネルストッパ領域６ゲート絶縁膜７ゲート電極８絶縁膜９サイドウォールスペーサ１０ｎ型半導体領域１１ｎ⁺型半導体領域１２ゲート絶縁膜１３Ａゲート電極１３Ｂ基準電圧線（Ｖ_SS) １４コンタクトホール１５絶縁膜１６サイドウォールスペーサ１７ｎ型半導体領域１８ｎ⁺型半導体領域２１絶縁膜２２コンタクトホール２３Ａゲート電極２３Ｂパッド層２４ゲート絶縁膜２５コンタクトホール２６Ｎチャネル領域２６Ｐソース領域２６Ｐドレイン領域２６Ｐ電源電圧線（Ｖ_CC) ２７絶縁膜２８窒化シリコン膜２９開孔３２ＢＰＳＧ膜３３中間導電層３４コンタクトホール３５層間絶縁膜３６コンタクトホール３７ファイナルパッシベーション膜３８フォトレジスト膜ＢＰボンディングパッドＣＣコントロール回路ＤＬ相補性データ線ＤＬ₁第１データ線ＤＬ₂第２データ線ＬＭＢメモリブロックＬＯＡＤロード回路ＭＡＹメモリセルアレイＭＢメモリブロックＭＣメモリセルＭＷＬメインワード線Ｑｄ₁駆動用ＭＩＳＦＥＴＱｄ₂駆動用ＭＩＳＦＥＴＱｐ₁負荷用ＭＩＳＦＥＴＱｐ₂負荷用ＭＩＳＦＥＴＱｔ₁転送用ＭＩＳＦＥＴＱｔ₂転送用ＭＩＳＦＥＴＳＡセンスアンプＳＷＬサブワード線ＳＷＬ₁ 第１サブワード線ＳＷＬ₂ 第２サブワード線ＷＤＥＣワードデコーダ回路ＷＬワード線ＷＬ₁第１ワード線ＷＬ₂第２ワード線ＸＤＥＣＸデコーダ回路ＹＤＥＣＹデコーダ回路ＹＳＷＹセレクタ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/784 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｎ 9056−4Ｍ３１１Ｃ (72)発明者金井史幸東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者橋場総一郎東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者橋本孝司東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者吉崎和夫東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面上に形成された転送用
ＭＩＳＦＥＴと、前記半導体基板の主面上に形成された
駆動用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴの上
部に堆積した多結晶シリコン膜で形成された負荷用ＭＩ
ＳＦＥＴからなるフリップフロップ回路とでメモリセル
を構成したＳＲＡＭを有する半導体集積回路装置であっ
て、前記負荷用ＭＩＳＦＥＴの上部には、水素を透過し
易く、かつ水分を透過し難い膜厚を有する窒化シリコン
膜が設けられていることを特徴とする半導体集積回路装
置。
【請求項２】前記窒化シリコン膜の膜厚は、５〜２０
nmであることを特徴とする請求項１記載の半導体集積回
路装置。
【請求項３】前記転送用ＭＩＳＦＥＴの一方の半導体
領域上の前記窒化シリコン膜には、前記半導体領域とデ
ータ線とを接続するコンタクトホールよりも大径の開孔
が設けられていることを特徴とする請求項１記載の半導
体集積回路装置。
【請求項４】前記窒化シリコン膜の上部には、ＢＰＳ
Ｇ膜またはＰＳＧ膜が設けられていることを特徴とする
請求項１記載の半導体集積回路装置。
【請求項５】前記負荷用ＭＩＳＦＥＴのゲート電極
は、前記駆動用ＭＩＳＦＥＴの上部に堆積した第１の多
結晶シリコン膜で形成され、前記負荷用ＭＩＳＦＥＴの
チャネル領域、ソース領域およびドレイン領域は、前記
第１の多結晶シリコン膜の上部に堆積した第２の多結晶
シリコン膜で形成されていることを特徴とする請求項１
記載の半導体集積回路装置。
【請求項６】請求項１記載の半導体集積回路装置の製
造方法であって、前記負荷用ＭＩＳＦＥＴの上部に前記
窒化シリコン膜を堆積した後、水素アニールを行うこと
によって、前記負荷用ＭＩＳＦＥＴを構成する前記多結
晶シリコン膜に水素を供給することを特徴とする半導体
集積回路装置の製造方法。
【請求項７】請求項１記載の半導体集積回路装置の製
造方法であって、前記負荷用ＭＩＳＦＥＴの上部に前記
窒化シリコン膜を堆積した後、少なくとも一層の絶縁膜
をプラズマＣＶＤ法で堆積することによって、前記負荷
用ＭＩＳＦＥＴを構成する前記多結晶シリコン膜に水素
を供給することを特徴とする半導体集積回路装置の製造
方法。
【請求項８】請求項１記載の半導体集積回路装置の製
造方法であって、前記負荷用ＭＩＳＦＥＴの上部に前記
窒化シリコン膜を堆積した後、周辺回路領域上の前記窒
化シリコン膜を除去することを特徴とする半導体集積回
路装置の製造方法。
【請求項９】請求項１記載の半導体集積回路装置の製
造方法であって、前記窒化シリコン膜の上部に酸化シリ
コン膜を堆積した後、半導体基板を６００℃以上でアニ
ールすることを特徴とする半導体集積回路装置の製造方
法。