JPH06268270A - Ｎｏｒ型超伝導デコーダ回路 - Google Patents
Ｎｏｒ型超伝導デコーダ回路Info
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- JPH06268270A JPH06268270A JP5049396A JP4939693A JPH06268270A JP H06268270 A JPH06268270 A JP H06268270A JP 5049396 A JP5049396 A JP 5049396A JP 4939693 A JP4939693 A JP 4939693A JP H06268270 A JPH06268270 A JP H06268270A
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- signals
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- 230000000295 complement effect Effects 0.000 claims abstract description 15
- 230000008878 coupling Effects 0.000 claims abstract description 4
- 238000010168 coupling process Methods 0.000 claims abstract description 4
- 238000005859 coupling reaction Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】ＮＯＲ型超伝導デコーダ回路におけるインバー
タ回路の動作に必要なタイミング信号を最小限のタイミ
ングマージンで発生させ、ひいてはデコード動作の高速
化を図る。 【構成】磁気結合型論理ゲート回路から構成されたＮＯ
Ｒ論理によるデコーダ回路において、このデコーダ回路
の入力線Ａ，▽Ａ，…，Ｆ，▽Ｆの終端にこのデコーダ
回路のビット数６と同数の６ケのＯＲゲート回路１１〜
１６を設ける。ＯＲゲート回路１１〜１６のそれぞれ
に、各ビット信号の真信号Ａ〜Ｆと補信号▽Ａ〜▽Ｆを
入力し、これら６ケのＯＲゲート回路１１〜１６の出力
信号を、ひとつのＡＮＤゲート回路に入力する。ＡＮＤ
ゲート回路の出力信号を、デコーダ回路内のインバータ
回路ブロック２のタイミング信号４として入力する。
タ回路の動作に必要なタイミング信号を最小限のタイミ
ングマージンで発生させ、ひいてはデコード動作の高速
化を図る。 【構成】磁気結合型論理ゲート回路から構成されたＮＯ
Ｒ論理によるデコーダ回路において、このデコーダ回路
の入力線Ａ，▽Ａ，…，Ｆ，▽Ｆの終端にこのデコーダ
回路のビット数６と同数の６ケのＯＲゲート回路１１〜
１６を設ける。ＯＲゲート回路１１〜１６のそれぞれ
に、各ビット信号の真信号Ａ〜Ｆと補信号▽Ａ〜▽Ｆを
入力し、これら６ケのＯＲゲート回路１１〜１６の出力
信号を、ひとつのＡＮＤゲート回路に入力する。ＡＮＤ
ゲート回路の出力信号を、デコーダ回路内のインバータ
回路ブロック２のタイミング信号４として入力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＯＲ型超伝導デコー
ダ回路に関し、特に、磁気結合型論理ゲート回路により
構成される、タイムドインバータ回路を用いたＮＯＲ型
超伝導デコーダ回路に関する。
ダ回路に関し、特に、磁気結合型論理ゲート回路により
構成される、タイムドインバータ回路を用いたＮＯＲ型
超伝導デコーダ回路に関する。
【０００２】
【従来の技術】超伝導論理ゲート回路を用いたデコーダ
回路は、ＡＮＤ論理で実現することができる。例えば、
入力がＡ〜Ｄまでの４ビットのデコーダ回路の場合、あ
る出力ＯＵＴは、 ＯＵＴ＝Ａ・Ｂ・Ｃ・Ｄ と表すことができる。一方、この出力ＯＵＴは、
回路は、ＡＮＤ論理で実現することができる。例えば、
入力がＡ〜Ｄまでの４ビットのデコーダ回路の場合、あ
る出力ＯＵＴは、 ＯＵＴ＝Ａ・Ｂ・Ｃ・Ｄ と表すことができる。一方、この出力ＯＵＴは、
【０００３】
【０００４】という形でも表せることは、周知である。
【０００５】このようにＮＯＲ論理を用いて実現した従
来の超伝導デコーダ回路の一例の等価回路を、図２に示
す。図２のデコーダ回路は、ジャパニーズ・ジャーナル
・オブ・アプライド・フィジックス（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ），第２３巻，１９８４年，第８号，第１００２頁
に記載されているものである。図２において、５ビット
の入力の真信号Ａ0 〜Ａ4 および補信号▽Ａ0 〜▽Ａ4
（▽は、補信号を意味する上バーの代用。以下同じ）は
それぞれ、ファンアウト１６となるようにバッファ２１
と電流増幅回路２２とにより増幅され、ＯＲゲート回路
２３に入力される。このＯＲゲート回路２３は多入力論
理和回路として動作する。ＯＲゲート回路２３からの出
力信号２５はインバータ回路２４に入力されるが、否定
論理に必要なタイミング信号（ジョセフソン素子を用い
た回路はラッチング動作をするため、否定論理を行うに
は入力信号より遅れて入るタイミング信号が必要であ
る）４はタイミング信号発生回路２６からインバータ回
路２４に印加される。その結果、ＮＯＲ論理が実行さ
れ、デコードされた結果の出力信号ＯＵＴが出力され
る。タイミング信号発生回路２６には入力信号Ａ0 ，▽
Ａ0 ，…，Ａ4 ，▽Ａ4 のいずれかを入力し、タイミン
グ信号発生回路２６のスイッチング時間がバイアス電流
の大きさに依存することを利用して、十分な時間遅れを
もったタイミング信号４を発生させる。これによりイン
バータ回路２４による否定論理を確実に行うことができ
る。
来の超伝導デコーダ回路の一例の等価回路を、図２に示
す。図２のデコーダ回路は、ジャパニーズ・ジャーナル
・オブ・アプライド・フィジックス（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ），第２３巻，１９８４年，第８号，第１００２頁
に記載されているものである。図２において、５ビット
の入力の真信号Ａ0 〜Ａ4 および補信号▽Ａ0 〜▽Ａ4
（▽は、補信号を意味する上バーの代用。以下同じ）は
それぞれ、ファンアウト１６となるようにバッファ２１
と電流増幅回路２２とにより増幅され、ＯＲゲート回路
２３に入力される。このＯＲゲート回路２３は多入力論
理和回路として動作する。ＯＲゲート回路２３からの出
力信号２５はインバータ回路２４に入力されるが、否定
論理に必要なタイミング信号（ジョセフソン素子を用い
た回路はラッチング動作をするため、否定論理を行うに
は入力信号より遅れて入るタイミング信号が必要であ
る）４はタイミング信号発生回路２６からインバータ回
路２４に印加される。その結果、ＮＯＲ論理が実行さ
れ、デコードされた結果の出力信号ＯＵＴが出力され
る。タイミング信号発生回路２６には入力信号Ａ0 ，▽
Ａ0 ，…，Ａ4 ，▽Ａ4 のいずれかを入力し、タイミン
グ信号発生回路２６のスイッチング時間がバイアス電流
の大きさに依存することを利用して、十分な時間遅れを
もったタイミング信号４を発生させる。これによりイン
バータ回路２４による否定論理を確実に行うことができ
る。
【０００６】上述のように、ＮＯＲ論理を用いたデコー
ダ回路は、多入力のＯＲ回路を用いることにより回路構
成を簡単に出来るという利点があるが、この中に用いる
否定（インバータ）回路には、必ず入力信号より遅く印
加されるタイミング信号が必要である。このような、タ
イミング信号に同期して動作するインバータ回路は、タ
イムド・インバータ（ｔｉｍｅｄ ｉｎｖｅｒｔｅｒ）
回路と言われている。
ダ回路は、多入力のＯＲ回路を用いることにより回路構
成を簡単に出来るという利点があるが、この中に用いる
否定（インバータ）回路には、必ず入力信号より遅く印
加されるタイミング信号が必要である。このような、タ
イミング信号に同期して動作するインバータ回路は、タ
イムド・インバータ（ｔｉｍｅｄ ｉｎｖｅｒｔｅｒ）
回路と言われている。
【０００７】上述したように、ＮＯＲ論理を用いたデコ
ーダ回路には必ずインバータ回路が必要であるが、この
インバータ回路におけるタイミング信号を不要にした回
路が、特開平２−５０５２２号公報（特願昭６３−１９
９０００号公報）に開示されている。図３（ａ）は上記
公報記載のインバータ回路の等価回路図であり、図３
（ｂ）はそのバイアス供給端子Ｂ0 に供給されるバイア
ス電流波形Ψ1 およびデータ信号ＩＮを発生する論理回
路（図示せず）のバイアス電流波形Ψ2 を示す波形図で
ある。波形Ψ1 は波形Ψ2 よりも位相差１８０度（πラ
ジアン）だけ遅れている。従って、データ入力端子２７
にはデータ信号ＩＮが常にバイアス電流（バイアス供給
端子Ｂ0 から供給される）よりも先に入力される。
ーダ回路には必ずインバータ回路が必要であるが、この
インバータ回路におけるタイミング信号を不要にした回
路が、特開平２−５０５２２号公報（特願昭６３−１９
９０００号公報）に開示されている。図３（ａ）は上記
公報記載のインバータ回路の等価回路図であり、図３
（ｂ）はそのバイアス供給端子Ｂ0 に供給されるバイア
ス電流波形Ψ1 およびデータ信号ＩＮを発生する論理回
路（図示せず）のバイアス電流波形Ψ2 を示す波形図で
ある。波形Ψ1 は波形Ψ2 よりも位相差１８０度（πラ
ジアン）だけ遅れている。従って、データ入力端子２７
にはデータ信号ＩＮが常にバイアス電流（バイアス供給
端子Ｂ0 から供給される）よりも先に入力される。
【０００８】まず、データ信号ＩＮが“１”の時（電流
が流れている状態を“１”と表す）には、ジョセフソン
素子Ｊ1 にデータ信号が流れている状態で、バイアス電
流が供給されるので、ジョセフソン素子Ｊ1 は電圧状態
にスイッチし、大部分のバイアス電流は負荷抵抗ＲL を
通って接地に流れ込む。従って、ジョセフソン素子Ｊ2
は電圧状態にスイッチせず出力端子２８には電圧が発生
しない。即ち、“１”のデータ信号ＩＮに対してその補
信号“０”が出力信号ＯＵＴとして得られる。
が流れている状態を“１”と表す）には、ジョセフソン
素子Ｊ1 にデータ信号が流れている状態で、バイアス電
流が供給されるので、ジョセフソン素子Ｊ1 は電圧状態
にスイッチし、大部分のバイアス電流は負荷抵抗ＲL を
通って接地に流れ込む。従って、ジョセフソン素子Ｊ2
は電圧状態にスイッチせず出力端子２８には電圧が発生
しない。即ち、“１”のデータ信号ＩＮに対してその補
信号“０”が出力信号ＯＵＴとして得られる。
【０００９】次にデータ信号ＩＮが“０”の時（電流が
流れていない状態を“０”と表す）には、ジョセフソン
素子Ｊ1 にデータ信号が流れていないため、バイアス電
流が供給されてもジョセフソン素子Ｊ1 は電圧状態にス
イッチせず、一方ジョセフソン素子Ｊ2 にはジョセフソ
ン素子Ｊ1 を通って流れるバイアス電流と、抵抗Ｒ2を
通して入力端Ｉ2 から加えられる電流とが加わるので、
ジョセフソン素子Ｊ2が電圧状態にスイッチし出力端子
２８に電圧が発生する。即ち、“０”のデータ信号ＩＮ
に対してその補信号“１”が出力信号ＯＵＴとして得ら
れる。このように図３（ａ）に示すインバータ回路は、
タイミング信号を新たな回路などで作る必要がないの
で、簡単な回路構成で確実に動作する。
流れていない状態を“０”と表す）には、ジョセフソン
素子Ｊ1 にデータ信号が流れていないため、バイアス電
流が供給されてもジョセフソン素子Ｊ1 は電圧状態にス
イッチせず、一方ジョセフソン素子Ｊ2 にはジョセフソ
ン素子Ｊ1 を通って流れるバイアス電流と、抵抗Ｒ2を
通して入力端Ｉ2 から加えられる電流とが加わるので、
ジョセフソン素子Ｊ2が電圧状態にスイッチし出力端子
２８に電圧が発生する。即ち、“０”のデータ信号ＩＮ
に対してその補信号“１”が出力信号ＯＵＴとして得ら
れる。このように図３（ａ）に示すインバータ回路は、
タイミング信号を新たな回路などで作る必要がないの
で、簡単な回路構成で確実に動作する。
【００１０】
【発明が解決しようとする課題】上述したように、ＮＯ
Ｒ型超伝導デコーダ回路には必ずインバータ回路が必要
であり、そのインバータ回路を確実に動作させるために
は、入力信号よりも遅く入力するタイミング信号を発生
させる工夫が必要である。図２に示す従来のデコーダ回
路では、タイミング信号発生回路２６のスイッチング時
間がバイアス電流に依存することを利用して遅れた信号
を作り出しているが、インバータ回路２４に入力される
ＯＲゲート回路２３からの信号２５より確実にタイミン
グ信号発生回路２６の出力信号４を遅らせるために、十
分な時間的マージンを取る必要がある。このことは、回
路の高速動作を妨げる結果となる。また、図３（ａ）に
示すインバータ回路のように、位相の異なった２つのバ
イアス電流を用いればインバータ回路の動作は確実とな
るが、ひとつのクロックの中で動作を完結させることが
不可能となるので、やはり回路の高速動作が妨げられる
結果となる。
Ｒ型超伝導デコーダ回路には必ずインバータ回路が必要
であり、そのインバータ回路を確実に動作させるために
は、入力信号よりも遅く入力するタイミング信号を発生
させる工夫が必要である。図２に示す従来のデコーダ回
路では、タイミング信号発生回路２６のスイッチング時
間がバイアス電流に依存することを利用して遅れた信号
を作り出しているが、インバータ回路２４に入力される
ＯＲゲート回路２３からの信号２５より確実にタイミン
グ信号発生回路２６の出力信号４を遅らせるために、十
分な時間的マージンを取る必要がある。このことは、回
路の高速動作を妨げる結果となる。また、図３（ａ）に
示すインバータ回路のように、位相の異なった２つのバ
イアス電流を用いればインバータ回路の動作は確実とな
るが、ひとつのクロックの中で動作を完結させることが
不可能となるので、やはり回路の高速動作が妨げられる
結果となる。
【００１１】
【課題を解決するための手段】本発明のＮＯＲ型超伝導
デコーダ回路は、互いに真信号および補信号の関係にあ
る一対の信号からなるビット信号を複数入力し、それぞ
れの真信号および補信号を組み合せて得たＯＲ論理回路
をタイムドインバータ回路によって反転させ、その結果
のＮＯＲ論理信号により出力状態を決定する構成の、磁
気結合型超伝導論理ゲート回路を用いたＮＯＲ型超伝導
デコーダ回路において、このデコーダ回路のビット信号
入力線の末端部に配置され、それぞれが前記複数のビッ
ト信号のそれぞれに対応し、それぞれのビット信号の真
信号と補信号とを入力としてそれらのＯＲ論理信号を出
力する２入力ＯＲゲート回路と、前記２入力ＯＲゲート
回路のそれぞれの出力信号を入力とし、それらのＡＮＤ
論理信号を出力するＡＮＤゲート回路とを設け、前記Ａ
ＮＤゲート回路の出力信号を、前記タイムドインバータ
回路のタイミング信号として用いるように構成したこと
を特徴とする。
デコーダ回路は、互いに真信号および補信号の関係にあ
る一対の信号からなるビット信号を複数入力し、それぞ
れの真信号および補信号を組み合せて得たＯＲ論理回路
をタイムドインバータ回路によって反転させ、その結果
のＮＯＲ論理信号により出力状態を決定する構成の、磁
気結合型超伝導論理ゲート回路を用いたＮＯＲ型超伝導
デコーダ回路において、このデコーダ回路のビット信号
入力線の末端部に配置され、それぞれが前記複数のビッ
ト信号のそれぞれに対応し、それぞれのビット信号の真
信号と補信号とを入力としてそれらのＯＲ論理信号を出
力する２入力ＯＲゲート回路と、前記２入力ＯＲゲート
回路のそれぞれの出力信号を入力とし、それらのＡＮＤ
論理信号を出力するＡＮＤゲート回路とを設け、前記Ａ
ＮＤゲート回路の出力信号を、前記タイムドインバータ
回路のタイミング信号として用いるように構成したこと
を特徴とする。
【００１２】
【作用】デコーダ回路は、入力信号の真信号と補信号を
用いる回路であるので、もし真信号と補信号とを同時に
入力するような回路を設ければ、その回路には常にデー
タ“１”が入力されていることになる。このような回路
を設けることができるのはデコーダ回路の持つ特徴のひ
とつということができる。さらに、磁気結合型論理回路
を用いることで、ジョセフソン素子を用いた論理回路の
持つ欠点のひとつであるファンアウト数が小さいという
ことを解決できる。本発明はこれらのＮＯＲ型論理回路
を用いたデコーダ回路の特徴を利用してタイミング信号
を発生させるものである。
用いる回路であるので、もし真信号と補信号とを同時に
入力するような回路を設ければ、その回路には常にデー
タ“１”が入力されていることになる。このような回路
を設けることができるのはデコーダ回路の持つ特徴のひ
とつということができる。さらに、磁気結合型論理回路
を用いることで、ジョセフソン素子を用いた論理回路の
持つ欠点のひとつであるファンアウト数が小さいという
ことを解決できる。本発明はこれらのＮＯＲ型論理回路
を用いたデコーダ回路の特徴を利用してタイミング信号
を発生させるものである。
【００１３】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の６ビ
ットのデコーダ回路のブロック図である。図において、
１はデコーダ回路のＯＲ回路ブロック、２はインバータ
回路ブロック、３はタイミング信号発生回路ブロック、
４はタイミング信号、５はバイアス電流線、ＡからＦま
では入力信号、１１から１６まではタイミング信号発生
用のＯＲゲート回路を示す。
を参照して説明する。図１は、本発明の一実施例の６ビ
ットのデコーダ回路のブロック図である。図において、
１はデコーダ回路のＯＲ回路ブロック、２はインバータ
回路ブロック、３はタイミング信号発生回路ブロック、
４はタイミング信号、５はバイアス電流線、ＡからＦま
では入力信号、１１から１６まではタイミング信号発生
用のＯＲゲート回路を示す。
【００１４】ＯＲゲート回路１１〜１６のそれぞれに
は、入力信号Ａ〜Ｆとその補信号▽Ａ〜▽Ｆがそれぞれ
対応して入力される。従って、各ＯＲゲート回路１１〜
１６には必ずデータ“１”が入力されることになる。ま
た各ＯＲゲート回路１１〜１６への入力信号（Ａ，▽
Ａ，…，Ｆ，▽Ｆ）は、ＯＲ回路ブロック１内の磁気結
合型ＯＲゲート回路に入力された後に入力されているの
で、各ＯＲゲート回路１１〜１６は、ＯＲ回路ブロック
１内のＯＲゲート回路よりも後にスイッチすることにな
る。さらに、ＯＲゲート回路１１〜１６は、同一のバイ
アス電流線５からバイアス電流が供給され、それぞれの
ＯＲゲート回路が梯子段式に接続されている（即ち、ワ
イアドＡＮＤゲート回路を構成している）ので、ＯＲゲ
ート回路１１〜１６がすべてスイッチしなければタイミ
ング信号４は発生しない。このことは、全ての入力信号
Ａ〜Ｆが入力されなければタイミング信号４が発生しな
いことを意味している。
は、入力信号Ａ〜Ｆとその補信号▽Ａ〜▽Ｆがそれぞれ
対応して入力される。従って、各ＯＲゲート回路１１〜
１６には必ずデータ“１”が入力されることになる。ま
た各ＯＲゲート回路１１〜１６への入力信号（Ａ，▽
Ａ，…，Ｆ，▽Ｆ）は、ＯＲ回路ブロック１内の磁気結
合型ＯＲゲート回路に入力された後に入力されているの
で、各ＯＲゲート回路１１〜１６は、ＯＲ回路ブロック
１内のＯＲゲート回路よりも後にスイッチすることにな
る。さらに、ＯＲゲート回路１１〜１６は、同一のバイ
アス電流線５からバイアス電流が供給され、それぞれの
ＯＲゲート回路が梯子段式に接続されている（即ち、ワ
イアドＡＮＤゲート回路を構成している）ので、ＯＲゲ
ート回路１１〜１６がすべてスイッチしなければタイミ
ング信号４は発生しない。このことは、全ての入力信号
Ａ〜Ｆが入力されなければタイミング信号４が発生しな
いことを意味している。
【００１５】先に述べたように、それぞれのＯＲゲート
回路１１〜１６は、その入力線を共通とするＯＲ回路ブ
ロック内のＯＲゲート回路よりも後からスイッチするの
で、タイミング信号４はＯＲ回路ブロック１からの出力
信号２５よりも遅くインバータ回路ブロック２に到達す
ることになり、インバータ回路の正しい動作を保証する
ことになる。
回路１１〜１６は、その入力線を共通とするＯＲ回路ブ
ロック内のＯＲゲート回路よりも後からスイッチするの
で、タイミング信号４はＯＲ回路ブロック１からの出力
信号２５よりも遅くインバータ回路ブロック２に到達す
ることになり、インバータ回路の正しい動作を保証する
ことになる。
【００１６】
【発明の効果】本発明のデコーダ回路では、必ずひとつ
の入力信号に対し真信号と補信号とが存在するという特
徴を利用し、タイミングマージンを余分に取る必要のな
いタイミング信号を発生することができる。
の入力信号に対し真信号と補信号とが存在するという特
徴を利用し、タイミングマージンを余分に取る必要のな
いタイミング信号を発生することができる。
【００１７】そのため、本発明の回路を用いることによ
り、従来高速動作に不向きであったＮＯＲ論理を用いた
デコーダ回路の欠点を解決し、高速動作が可能なＮＯＲ
型超伝導デコーダ回路を実現することができる。
り、従来高速動作に不向きであったＮＯＲ論理を用いた
デコーダ回路の欠点を解決し、高速動作が可能なＮＯＲ
型超伝導デコーダ回路を実現することができる。
【図１】本発明の一実施例のブロック図である。
【図２】従来のＮＯＲ型超伝導デコーダ回路の一例の等
価回路図である。
価回路図である。
【図３】分図（ａ）は、従来のインバータ回路の他の例
の等価回路図である。分図（ｂ）は、分図（ａ）に示す
回路の動作に用いられるバイアス電流の位相関係を示す
波形図である。
の等価回路図である。分図（ｂ）は、分図（ａ）に示す
回路の動作に用いられるバイアス電流の位相関係を示す
波形図である。
１ ＯＲ回路ブロック ２ インバータブロック ３ タイミング信号発生回路ブロック ４ タイミング信号 ５ バイアス電流線 １１，１２，１３，１４，１５，１６ ＯＲゲート回
路 ２１ バッファ ２２ 電流増幅回路 ２３ ＯＲゲート回路 ２４ インバータ回路 ２５ ＯＲブロック出力信号 ２６ タイミング信号発生回路 ２７ データ入力端子 ２８ 出力端子
路 ２１ バッファ ２２ 電流増幅回路 ２３ ＯＲゲート回路 ２４ インバータ回路 ２５ ＯＲブロック出力信号 ２６ タイミング信号発生回路 ２７ データ入力端子 ２８ 出力端子
Claims (1)
- 【請求項１】 互いに真信号および補信号の関係にある
一対の信号からなるビット信号を複数入力し、それぞれ
の真信号および補信号を組み合せて得たＯＲ論理回路を
タイムドインバータ回路によって反転させ、その結果の
ＮＯＲ論理信号により出力状態を決定する構成の、磁気
結合型超伝導論理ゲート回路を用いたＮＯＲ型超伝導デ
コーダ回路において、 このデコーダ回路のビット信号入力線の末端部に配置さ
れ、それぞれが前記複数のビット信号のそれぞれに対応
し、それぞれのビット信号の真信号と補信号とを入力と
してそれらのＯＲ論理信号を出力する２入力ＯＲゲート
回路と、 前記２入力ＯＲゲート回路のそれぞれの出力信号を入力
とし、それらのＡＮＤ論理信号を出力するＡＮＤゲート
回路とを設け、 前記ＡＮＤゲート回路の出力信号を、前記タイムドイン
バータ回路のタイミング信号として用いるように構成し
たことを特徴とするＮＯＲ型超伝導デコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049396A JPH06268270A (ja) | 1993-03-10 | 1993-03-10 | Ｎｏｒ型超伝導デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049396A JPH06268270A (ja) | 1993-03-10 | 1993-03-10 | Ｎｏｒ型超伝導デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268270A true JPH06268270A (ja) | 1994-09-22 |
Family
ID=12829880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049396A Pending JPH06268270A (ja) | 1993-03-10 | 1993-03-10 | Ｎｏｒ型超伝導デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268270A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474893A (ja) * | 1990-07-16 | 1992-03-10 | Nisshin Steel Co Ltd | 密閉型アルミニウムめっき装置 |
-
1993
- 1993-03-10 JP JP5049396A patent/JPH06268270A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474893A (ja) * | 1990-07-16 | 1992-03-10 | Nisshin Steel Co Ltd | 密閉型アルミニウムめっき装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950905 |