JPH06268506A - 外部出力バッファ - Google Patents
外部出力バッファInfo
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- JPH06268506A JPH06268506A JP5055644A JP5564493A JPH06268506A JP H06268506 A JPH06268506 A JP H06268506A JP 5055644 A JP5055644 A JP 5055644A JP 5564493 A JP5564493 A JP 5564493A JP H06268506 A JPH06268506 A JP H06268506A
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Abstract
(57)【要約】
【目的】 低雑音出力モード又は高速出力モードの信号
を選択して回路外部へ出力する低消費電力の外部出力バ
ッファを得る。 【構成】 トランジスタ３，６からなるC-MOS 回路を出
力段に用い、これへの信号送出をトランジスタ１，２，
４，５で制御する。
を選択して回路外部へ出力する低消費電力の外部出力バ
ッファを得る。 【構成】 トランジスタ３，６からなるC-MOS 回路を出
力段に用い、これへの信号送出をトランジスタ１，２，
４，５で制御する。
Description
【０００１】
【産業上の利用分野】本発明は２値信号を回路外部へ出
力する外部出力バッファに関する。
力する外部出力バッファに関する。
【０００２】
【従来の技術】図４は従来の外部出力バッファを示す回
路図である。図において41は図示しない回路で生成され
た出力対象の２値信号が入力される端子である。端子41
に入力される信号の外部出力の可否を制御するイネーブ
ル信号は端子42に入力される。端子41、42の信号はNAND
ゲート43に入力され、NANDゲート43より出力された信号
は、抵抗45と低雑音出力モード又は高速出力モードの選
択をするスイッチ44の並列回路に入力され、その並列回
路の出力はＰチャネルトランジスタ46のゲートへ入力さ
れる。トランジスタ46のドレインは回路の電源電圧ＶCC
に接続され、トランジスタ46のソースは限流抵抗47を介
して回路の電源電圧ＶSSに接続されている。このソース
と限流抵抗27との接続点を外部出力端子12としている。
路図である。図において41は図示しない回路で生成され
た出力対象の２値信号が入力される端子である。端子41
に入力される信号の外部出力の可否を制御するイネーブ
ル信号は端子42に入力される。端子41、42の信号はNAND
ゲート43に入力され、NANDゲート43より出力された信号
は、抵抗45と低雑音出力モード又は高速出力モードの選
択をするスイッチ44の並列回路に入力され、その並列回
路の出力はＰチャネルトランジスタ46のゲートへ入力さ
れる。トランジスタ46のドレインは回路の電源電圧ＶCC
に接続され、トランジスタ46のソースは限流抵抗47を介
して回路の電源電圧ＶSSに接続されている。このソース
と限流抵抗27との接続点を外部出力端子12としている。
【０００３】次に図４の回路図の動作を説明する。端子
42に入力されたイネーブル信号が■０" である場合には
端子41に入力される信号が ■０" 、 ■１" のいずれで
あるかに拘らずNANDゲート43より出力される信号は ■
１" である。従ってトランジスタ46のゲートは ■１"
となるのでトランジスタ46のゲートは ■１" となり、
トランジスタ46はオフとなる。この結果、端子41の信号
は外部出力端子48へ出力されない。
42に入力されたイネーブル信号が■０" である場合には
端子41に入力される信号が ■０" 、 ■１" のいずれで
あるかに拘らずNANDゲート43より出力される信号は ■
１" である。従ってトランジスタ46のゲートは ■１"
となるのでトランジスタ46のゲートは ■１" となり、
トランジスタ46はオフとなる。この結果、端子41の信号
は外部出力端子48へ出力されない。
【０００４】端子42に入力されるイネーブル信号が
“１”である場合には端子41に入力される信号が ■０"
(又は ■１" ) であるときNANDゲート43の出力は ■
１" (又は ■０" ) となる。従ってトランジスタ46の
ゲートは ■１" (又は ■０" )となるのでトランジス
タ46はオフ (又はオン) となる。この結果外部出力端子
48は端子48に入力された信号とおなじ ■０" (又は ■
１" ) を示すので、端子４１に入力された信号 ■０"
(又は ■１" ) は外部出力端子48へ送出されることに
なる。
“１”である場合には端子41に入力される信号が ■０"
(又は ■１" ) であるときNANDゲート43の出力は ■
１" (又は ■０" ) となる。従ってトランジスタ46の
ゲートは ■１" (又は ■０" )となるのでトランジス
タ46はオフ (又はオン) となる。この結果外部出力端子
48は端子48に入力された信号とおなじ ■０" (又は ■
１" ) を示すので、端子４１に入力された信号 ■０"
(又は ■１" ) は外部出力端子48へ送出されることに
なる。
【０００５】次に低雑音出力モード及び高速出力モード
の説明をする。図５，６は夫々低雑音出力モード，高速
出力モードの立上り波形図であり、横軸は時間（秒）
を、縦軸は外部出力端子48における電圧を示す。スイッ
チ44がオフである場合にはNANDゲート43から出力される
信号 ■０" は信号遅延手段として抵抗45を通りトラン
ジスタ46のゲートに入力されるのでトランジスタ46はオ
ンとなり、従って図５に示すようにゆるやかな立上り波
形を示す。このときNANDゲート43から出力される信号
■０" に重畳される雑音信号は抵抗45及び抵抗47により
分圧されて外部出力端子48へ出力されるので、雑音信号
は低減されることになる。これが低雑音出力モードの動
作である。
の説明をする。図５，６は夫々低雑音出力モード，高速
出力モードの立上り波形図であり、横軸は時間（秒）
を、縦軸は外部出力端子48における電圧を示す。スイッ
チ44がオフである場合にはNANDゲート43から出力される
信号 ■０" は信号遅延手段として抵抗45を通りトラン
ジスタ46のゲートに入力されるのでトランジスタ46はオ
ンとなり、従って図５に示すようにゆるやかな立上り波
形を示す。このときNANDゲート43から出力される信号
■０" に重畳される雑音信号は抵抗45及び抵抗47により
分圧されて外部出力端子48へ出力されるので、雑音信号
は低減されることになる。これが低雑音出力モードの動
作である。
【０００６】一方、スイッチ45がオンである場合にはNA
NDゲート43から出力された信号 ■０" は抵抗45を通ら
ずスイッチ44を通りトランジスタ46のゲートに入力され
るのでトランジスタ46はオンとなり、従って図６に示す
ように急峻な傾斜を有する立上り波形が得られる。
NDゲート43から出力された信号 ■０" は抵抗45を通ら
ずスイッチ44を通りトランジスタ46のゲートに入力され
るのでトランジスタ46はオンとなり、従って図６に示す
ように急峻な傾斜を有する立上り波形が得られる。
【０００７】
【発明が解決しようとする課題】従来の外部出力バッフ
ァは、トランジスタ46をオンにした場合には限流抵抗47
に電流が流れ、その結果として限流抵抗47による電力消
費が生ずる、という問題点がある。さらに従来の外部出
力バッファはトランジスタ46が動作することができる電
圧が制限されている。従って液晶表示制御回路、プリン
タ駆動制御回路の如き同一の電源電圧により動作させ得
ない装置を駆動せしめる場合にはそれらの装置と同一の
電源で動作する外部出力バッファを複数用意しておかな
ければならない、という問題点がある。
ァは、トランジスタ46をオンにした場合には限流抵抗47
に電流が流れ、その結果として限流抵抗47による電力消
費が生ずる、という問題点がある。さらに従来の外部出
力バッファはトランジスタ46が動作することができる電
圧が制限されている。従って液晶表示制御回路、プリン
タ駆動制御回路の如き同一の電源電圧により動作させ得
ない装置を駆動せしめる場合にはそれらの装置と同一の
電源で動作する外部出力バッファを複数用意しておかな
ければならない、という問題点がある。
【０００８】本発明は前記問題点に鑑みなされたもので
あり、出力段にC-MOS 回路を設けることにより限流抵抗
が不要となり、これによる電力消費を削減する外部出力
バッファの提供を目的とする。さらにC-MOS 回路に複数
の電源から所要の電源を選択して与える回路を設けるこ
とによ複数の電源に対応して動作する複数の装置を複数
の電源電圧を用いて駆動せしめることができる外部出力
バッファの提供を目的とする。
あり、出力段にC-MOS 回路を設けることにより限流抵抗
が不要となり、これによる電力消費を削減する外部出力
バッファの提供を目的とする。さらにC-MOS 回路に複数
の電源から所要の電源を選択して与える回路を設けるこ
とによ複数の電源に対応して動作する複数の装置を複数
の電源電圧を用いて駆動せしめることができる外部出力
バッファの提供を目的とする。
【０００９】
【課題を解決するための手段】第１の発明に係る外部出
力バッファは、出力対象の信号を外部へ出力するC-MOS
回路と、前記出力対象の信号の前記C-MOS 回路への送出
の可否を制御するスイッチとを備えている。第２の発明
に係る外部出力バッファは、C-MOS 回路を一導電型のト
ランジスタ及び並列接続され、信号駆動率が相異なる２
個の他導電型のトランジスタから構成している。第３の
発明に係る外部出力バッファは、C-MOS 回路を夫々に並
列に接続され、信号駆動率が相異なる各複数の一導電型
のトランジスタ及び他導電型のトランジスタから構成し
ている。第４の発明では第２、第３発明のC-MOS 回路へ
複数の電源から所要の電源を選択して与えるようになし
てある。
力バッファは、出力対象の信号を外部へ出力するC-MOS
回路と、前記出力対象の信号の前記C-MOS 回路への送出
の可否を制御するスイッチとを備えている。第２の発明
に係る外部出力バッファは、C-MOS 回路を一導電型のト
ランジスタ及び並列接続され、信号駆動率が相異なる２
個の他導電型のトランジスタから構成している。第３の
発明に係る外部出力バッファは、C-MOS 回路を夫々に並
列に接続され、信号駆動率が相異なる各複数の一導電型
のトランジスタ及び他導電型のトランジスタから構成し
ている。第４の発明では第２、第３発明のC-MOS 回路へ
複数の電源から所要の電源を選択して与えるようになし
てある。
【００１０】
【作用】第１の発明にあっては、出力対象の信号をC-MO
S 回路を用いて外部へ出力するので出力段の限流抵抗に
よる電力消費を削減することができる。第２、３の発明
にあっては、導通されたトランジスタの信号駆動率に従
って高速出力モード又は低雑音出力モードとなる。第４
の発明にあっては選択した電圧を出力信号を受ける回路
側へ与えることができる。
S 回路を用いて外部へ出力するので出力段の限流抵抗に
よる電力消費を削減することができる。第２、３の発明
にあっては、導通されたトランジスタの信号駆動率に従
って高速出力モード又は低雑音出力モードとなる。第４
の発明にあっては選択した電圧を出力信号を受ける回路
側へ与えることができる。
【００１１】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。図１は、本発明の外部出力バッ
ファの一実施例を示す回路図である。図において、17は
図示しない回路で生成された出力対象の２値信号を入力
する端子であり、Ｎチャネルのトランジスタ１，４の各
ソースに接続されている。11,12 は信号■０" 、 ■１"
を各入力する端子であり、Ｐチャネルのトランジスタ
２，５の各ソースに接続されている。端子18はトランジ
スタ１，２，４及び５の各ゲートに接続され、端子18か
ら入力される前記出力対象となる２値信号の送出の可否
を制御するイネーブル信号により各トランジスタ１，
２，４，５をオン又はオフする。トランジスタ１，２
（又は４，５）の各ドレインは抵抗７、スイッチ９（又
は抵抗８、スイッチ10) の並列回路の一端に接続され、
該並列回路の他端はＮチャネルのトランジスタ３（又は
Ｐチャネルのトランジスタ６）のゲートに接続されてい
る。トランジスタ３，６はC-MOS 回路を構成し、トラン
ジスタ３，６のドレインは共に外部出力端子13に接続さ
れている。トランジスタ３，６の各ソースには電源電圧
ＶCC，ＶSSが与えられている。
いて具体的に説明する。図１は、本発明の外部出力バッ
ファの一実施例を示す回路図である。図において、17は
図示しない回路で生成された出力対象の２値信号を入力
する端子であり、Ｎチャネルのトランジスタ１，４の各
ソースに接続されている。11,12 は信号■０" 、 ■１"
を各入力する端子であり、Ｐチャネルのトランジスタ
２，５の各ソースに接続されている。端子18はトランジ
スタ１，２，４及び５の各ゲートに接続され、端子18か
ら入力される前記出力対象となる２値信号の送出の可否
を制御するイネーブル信号により各トランジスタ１，
２，４，５をオン又はオフする。トランジスタ１，２
（又は４，５）の各ドレインは抵抗７、スイッチ９（又
は抵抗８、スイッチ10) の並列回路の一端に接続され、
該並列回路の他端はＮチャネルのトランジスタ３（又は
Ｐチャネルのトランジスタ６）のゲートに接続されてい
る。トランジスタ３，６はC-MOS 回路を構成し、トラン
ジスタ３，６のドレインは共に外部出力端子13に接続さ
れている。トランジスタ３，６の各ソースには電源電圧
ＶCC，ＶSSが与えられている。
【００１２】次に図１に示す回路の動作を説明する。端
子１８から入力されるイネーブル信号が ■１" である
場合には、トランジスタ１，４はオンとなり、トランジ
スタ２，５はオフとなる。この状態において端子17の２
値信号が ■０" から ■１"(又は ■１" から ■０" )
に変化するときは、トランジスタ３はオフからオン（又
はオンからオフ）、トランジスタ６はオンからオフ（又
はオフからオン）となる。従って外部出力端子12に出力
される出力対象となる２値信号は ■０" から ■１"
(又は ■１" から ■０" ) への立上り (又は立下り)
波形を示す。この場合、連動操作されるスイッチ９，10
がオンの状態であるときには高速出力モードに相当し、
外部出力端子12から急峻なエッジを有する立上り (又は
立下り) 波形が出力され、スイッチ９，10がオフの状態
であるときには抵抗７（又は８）の存在により低雑音出
力モードに相当し、外部出力端子12から緩やかなエッジ
を有する立上り (又は立下り) 波形が出力される。
子１８から入力されるイネーブル信号が ■１" である
場合には、トランジスタ１，４はオンとなり、トランジ
スタ２，５はオフとなる。この状態において端子17の２
値信号が ■０" から ■１"(又は ■１" から ■０" )
に変化するときは、トランジスタ３はオフからオン（又
はオンからオフ）、トランジスタ６はオンからオフ（又
はオフからオン）となる。従って外部出力端子12に出力
される出力対象となる２値信号は ■０" から ■１"
(又は ■１" から ■０" ) への立上り (又は立下り)
波形を示す。この場合、連動操作されるスイッチ９，10
がオンの状態であるときには高速出力モードに相当し、
外部出力端子12から急峻なエッジを有する立上り (又は
立下り) 波形が出力され、スイッチ９，10がオフの状態
であるときには抵抗７（又は８）の存在により低雑音出
力モードに相当し、外部出力端子12から緩やかなエッジ
を有する立上り (又は立下り) 波形が出力される。
【００１３】端子18のイネーブル信号が ■０" である
場合には、トランジスタ１，４は共にオフとなり、トラ
ンジスタ２，５は共にオンとなるので、トランジスタ
３，６の各ゲートは ■０" 、“１”となり、その結果
トランジスタ３，６は共にオフとなる。従って外部出力
端子12はハイインピーダンス状態を示す。
場合には、トランジスタ１，４は共にオフとなり、トラ
ンジスタ２，５は共にオンとなるので、トランジスタ
３，６の各ゲートは ■０" 、“１”となり、その結果
トランジスタ３，６は共にオフとなる。従って外部出力
端子12はハイインピーダンス状態を示す。
【００１４】以上説明したように端子17に入力される出
力対象となる２値信号は、トランジスタ３，６から構成
されるC-MOS 回路により回路外部へ出力されるので限流
抵抗は不要であり、従って限流抵抗による電力消費は生
じない。なお、トランジスタ１，２，４，５に替えてＰ
チャネルトランジスタ及びＮチャネルトランジスタを対
にしたC-MOS トランスミッションゲートを用いてもよ
い。
力対象となる２値信号は、トランジスタ３，６から構成
されるC-MOS 回路により回路外部へ出力されるので限流
抵抗は不要であり、従って限流抵抗による電力消費は生
じない。なお、トランジスタ１，２，４，５に替えてＰ
チャネルトランジスタ及びＮチャネルトランジスタを対
にしたC-MOS トランスミッションゲートを用いてもよ
い。
【００１５】図２は、本発明の外部出力バッファの他の
実施例を示す回路図である。端子114 はＮチャネルのト
ランジスタ101,104 及び107 の各ソースに接続され、CM
OSしない回路で生成された出力対象となる２値信号を入
力するものである。端子115はＰチャネルのトランジス
タ102 のソースに接続され、信号“０”を該ソースに与
えるものである。端子113 はトランジスタ101,102 の各
ゲートに接続され、出力対象信号の送出の可否を制御す
るイネーブル信号 (“１”で出力可) を前記各ゲートに
与えるものである。
実施例を示す回路図である。端子114 はＮチャネルのト
ランジスタ101,104 及び107 の各ソースに接続され、CM
OSしない回路で生成された出力対象となる２値信号を入
力するものである。端子115はＰチャネルのトランジス
タ102 のソースに接続され、信号“０”を該ソースに与
えるものである。端子113 はトランジスタ101,102 の各
ゲートに接続され、出力対象信号の送出の可否を制御す
るイネーブル信号 (“１”で出力可) を前記各ゲートに
与えるものである。
【００１６】端子117 はＰチャネルのトランジスタ105,
108 の各ソースに接続され、信号“１”を前記各ソース
に与えるものである。端子116(又は118)はトランジスタ
104,105(又は107,108)の各ゲートに接続され、前述した
ところと同様のイネーブル信号を前記各ゲートに与える
ものである。トランジスタ101,102 の各ドレインは共に
抵抗120 、スイッチ121 の並列回路の一端に接続され、
該並列回路の他端はＮチャネルのトランジスタ103 のゲ
ートに接続されている。トランジスタ104,105(又は107,
108)の各ドレインは共にＰチャネルのトランジスタ106
(又は109)のゲートに接続され、トランジスタ103,106
(又は109)でC-MOS 回路を構成している。トランジスタ1
09 の信号駆動率はトランジスタ106 の信号駆動率より
も低い。
108 の各ソースに接続され、信号“１”を前記各ソース
に与えるものである。端子116(又は118)はトランジスタ
104,105(又は107,108)の各ゲートに接続され、前述した
ところと同様のイネーブル信号を前記各ゲートに与える
ものである。トランジスタ101,102 の各ドレインは共に
抵抗120 、スイッチ121 の並列回路の一端に接続され、
該並列回路の他端はＮチャネルのトランジスタ103 のゲ
ートに接続されている。トランジスタ104,105(又は107,
108)の各ドレインは共にＰチャネルのトランジスタ106
(又は109)のゲートに接続され、トランジスタ103,106
(又は109)でC-MOS 回路を構成している。トランジスタ1
09 の信号駆動率はトランジスタ106 の信号駆動率より
も低い。
【００１７】前記トランジスタ106(又は109)のソースに
電源電圧ＶSS (又はＶSL）が供給されている。Ｐチャネ
ルのトランジスタ110 及びＮチャネルのトランジスタ11
1 の各ソースには電源電圧ＶCC及びＶSHが夫々供給され
ている。端子112 はトランジスタ110,111 の各ゲートに
接続され、この実施例ではスイッチ121 がオン (又はオ
フ) のときにはトランジスタ103 のソースにＶCC (又は
ＶSH) を与えるように制御信号“１” (又は“０”) を
入力するものとする。トランジスタ110,111 のドレイン
は共にトランジスタ103 のソースと他の装置 (図示せ
ず) とに接続され、ＶCC又はＶSHが前記C-MOS 回路及び
他の装置に供給される。トランジスタ103,106 及び109
のドレインは共に外部出力端子122 に接続されている。
電源電圧ＶSS (又はＶSL）が供給されている。Ｐチャネ
ルのトランジスタ110 及びＮチャネルのトランジスタ11
1 の各ソースには電源電圧ＶCC及びＶSHが夫々供給され
ている。端子112 はトランジスタ110,111 の各ゲートに
接続され、この実施例ではスイッチ121 がオン (又はオ
フ) のときにはトランジスタ103 のソースにＶCC (又は
ＶSH) を与えるように制御信号“１” (又は“０”) を
入力するものとする。トランジスタ110,111 のドレイン
は共にトランジスタ103 のソースと他の装置 (図示せ
ず) とに接続され、ＶCC又はＶSHが前記C-MOS 回路及び
他の装置に供給される。トランジスタ103,106 及び109
のドレインは共に外部出力端子122 に接続されている。
【００１８】次に図２に示す回路の動作の説明をする。
トランジスタ106,109 の信号駆動率は相異なり、トラン
ジスタ106 の方が高いので、その導通による信号出力で
は立上り, 立下りの急峻な高速出力モードの波形とな
る。逆にトランジスタ109 の導通による信号出力は立上
り, 立下りの緩やかな、従って雑音が抑制された低雑音
出力モードの波形となる。従って高速出力モード、低雑
音出力モードの夫々に対応して端子116,118 のイネーブ
ル信号を夫々“１”とする。
トランジスタ106,109 の信号駆動率は相異なり、トラン
ジスタ106 の方が高いので、その導通による信号出力で
は立上り, 立下りの急峻な高速出力モードの波形とな
る。逆にトランジスタ109 の導通による信号出力は立上
り, 立下りの緩やかな、従って雑音が抑制された低雑音
出力モードの波形となる。従って高速出力モード、低雑
音出力モードの夫々に対応して端子116,118 のイネーブ
ル信号を夫々“１”とする。
【００１９】一方スイッチ121 のオン, オフは夫々高速
出力モード, 低雑音出力モードに相当し、この実施例で
はスイッチ121 のオン／オフと端子112 へ与える信号の
“１”／“０”とが連動する。従って高速出力モードで
は出力信号の“１”／“０”はＶCC／ＶSSとなり、低雑
音出力モードでは出力信号の“１”／“０”はＶSH／Ｖ
SLとなる。
出力モード, 低雑音出力モードに相当し、この実施例で
はスイッチ121 のオン／オフと端子112 へ与える信号の
“１”／“０”とが連動する。従って高速出力モードで
は出力信号の“１”／“０”はＶCC／ＶSSとなり、低雑
音出力モードでは出力信号の“１”／“０”はＶSH／Ｖ
SLとなる。
【００２０】以下より詳細に説明する。スイッチ121 を
オンとし、端子113,116 の各イネーブル信号を“１”と
し、端子118 のイネーブル信号を“０”とした状態の場
合 (高速出力モード) にはトランジスタ101,104 及び10
8 がオンとなり、またトランジスタ102,105 及び107 が
オフとなる。この状態において端子114 の出力対象の２
値信号が“０”から“１” (又は“１”から“０”) に
変化するとき、トランジスタ103 はオフからオン (又は
オンからオフ) 、トランジスタ106 はオンからオフ (又
はオフからオン) となる。トランジスタ109 はオフのま
まである。
オンとし、端子113,116 の各イネーブル信号を“１”と
し、端子118 のイネーブル信号を“０”とした状態の場
合 (高速出力モード) にはトランジスタ101,104 及び10
8 がオンとなり、またトランジスタ102,105 及び107 が
オフとなる。この状態において端子114 の出力対象の２
値信号が“０”から“１” (又は“１”から“０”) に
変化するとき、トランジスタ103 はオフからオン (又は
オンからオフ) 、トランジスタ106 はオンからオフ (又
はオフからオン) となる。トランジスタ109 はオフのま
まである。
【００２１】従って外部出力端子122 に出力される２値
信号は“０”から“１” (又は“１”から“０”) の急
峻なエッジを有する立上り (又は立下り) 波形を示す。
この場合端子112 の制御信号が“１”となるのでトラン
ジスタ111 がオン、トランジスタ110 がオフとなり、そ
の結果トランジスタ103 のソースに電源電圧ＶCCが供給
される。従って外部出力バッファはこれに接続される他
の装置に電源電圧ＶCCを供給し、さらに外部出力端子12
2 は電圧ＶCCの信号“１”を示す。“０”はトランジス
タ106 のオンによりＶSSである。
信号は“０”から“１” (又は“１”から“０”) の急
峻なエッジを有する立上り (又は立下り) 波形を示す。
この場合端子112 の制御信号が“１”となるのでトラン
ジスタ111 がオン、トランジスタ110 がオフとなり、そ
の結果トランジスタ103 のソースに電源電圧ＶCCが供給
される。従って外部出力バッファはこれに接続される他
の装置に電源電圧ＶCCを供給し、さらに外部出力端子12
2 は電圧ＶCCの信号“１”を示す。“０”はトランジス
タ106 のオンによりＶSSである。
【００２２】次にスイッチ112 をオフとし、端子113,11
8 の各イネーブル信号を“１”とし、端子116 のイネー
ブル信号を“０”とした状態の場合 (低雑音出力モー
ド) にはトランジスタ101,105 及び107 がオンとなり、
またトランジスタ102,104 及び108 がオフとなる。この
状態において出力対象の２値信号が“０”から“１”
(又は“１”から“０”) に変化するとき、トランジス
タ103 はオフからオン (又はオンからオフ) 、トランジ
スタ109 はオンからオフ (又はオフからオン) となる。
トランジスタ106 はオフのままである。
8 の各イネーブル信号を“１”とし、端子116 のイネー
ブル信号を“０”とした状態の場合 (低雑音出力モー
ド) にはトランジスタ101,105 及び107 がオンとなり、
またトランジスタ102,104 及び108 がオフとなる。この
状態において出力対象の２値信号が“０”から“１”
(又は“１”から“０”) に変化するとき、トランジス
タ103 はオフからオン (又はオンからオフ) 、トランジ
スタ109 はオンからオフ (又はオフからオン) となる。
トランジスタ106 はオフのままである。
【００２３】従って外部出力端子122 に出力される２値
信号は“０”から“１” (又は“１”から“０”) の緩
やかなエッジを有する立上り (又は立下り) 波形を示
す。この場合、スイッチ121 がオンの場合には高速出力
モードに相当し、外部出力端子122 から急峻なエッジを
有する立上り波形が出力される。この場合、端子112 の
制御信号が“０”であるのでトランジスタ110 がオン、
トランジスタ111 がオフとなり、トランジスタ103 のソ
ースにはＶSHが与えられる。従って他の装置へ供給する
電源電圧又は“１”の電圧はＶSHとなる。またトランジ
スタ109 のオンにより“０”の電圧はＶSLとなる。
信号は“０”から“１” (又は“１”から“０”) の緩
やかなエッジを有する立上り (又は立下り) 波形を示
す。この場合、スイッチ121 がオンの場合には高速出力
モードに相当し、外部出力端子122 から急峻なエッジを
有する立上り波形が出力される。この場合、端子112 の
制御信号が“０”であるのでトランジスタ110 がオン、
トランジスタ111 がオフとなり、トランジスタ103 のソ
ースにはＶSHが与えられる。従って他の装置へ供給する
電源電圧又は“１”の電圧はＶSHとなる。またトランジ
スタ109 のオンにより“０”の電圧はＶSLとなる。
【００２４】出力端子113,116,118 のイネーブル信号が
共に“０”である場合には、トランジスタ101,104,107
は共にオフとなり、トランジスタ102,105,108 は共にオ
ンとなるので、トランジスタ103,106,109 の各ゲートは
各“０”、“１”、“１”となり、その結果トランジス
タ103,106,109 は共にオフとなる。従って、外部出力端
子122 はハイインピーダンス状態を示す。
共に“０”である場合には、トランジスタ101,104,107
は共にオフとなり、トランジスタ102,105,108 は共にオ
ンとなるので、トランジスタ103,106,109 の各ゲートは
各“０”、“１”、“１”となり、その結果トランジス
タ103,106,109 は共にオフとなる。従って、外部出力端
子122 はハイインピーダンス状態を示す。
【００２５】以上説明したように本実施例の外部出力バ
ッファは、出力段にC-MOS 回路を設けることにより出力
段の限流抵抗による電力消費を削減することができる。
また上述の実施例のようにトランジスタ110,111 からな
る電源選択回路を設けることにより出力対象の２値信号
を複数種類の異なる電源電圧に対応する２値信号として
回路外部へ出力することができる。なお上述の実施例で
はモード選択用のスイッチ121 のオン, オフに連動して
電源電圧ＶCC, ＶSHを選択するように構成したが、モー
ド選択と電圧選択とを独立させることも可能である。
ッファは、出力段にC-MOS 回路を設けることにより出力
段の限流抵抗による電力消費を削減することができる。
また上述の実施例のようにトランジスタ110,111 からな
る電源選択回路を設けることにより出力対象の２値信号
を複数種類の異なる電源電圧に対応する２値信号として
回路外部へ出力することができる。なお上述の実施例で
はモード選択用のスイッチ121 のオン, オフに連動して
電源電圧ＶCC, ＶSHを選択するように構成したが、モー
ド選択と電圧選択とを独立させることも可能である。
【００２６】また前述の実施例では２種類の電源電圧よ
り所要の電源を選択するものとしたが、3 種類以上の電
源電圧より所要の電源を選択するように構成してもよ
い。またC-MOS 回路の並列トランジスタの数は３個以上
であってもよい。更にトランジスタ110,111 など入力側
のトランジスタはC-MOS トランスミッションゲートに代
替可能である。
り所要の電源を選択するものとしたが、3 種類以上の電
源電圧より所要の電源を選択するように構成してもよ
い。またC-MOS 回路の並列トランジスタの数は３個以上
であってもよい。更にトランジスタ110,111 など入力側
のトランジスタはC-MOS トランスミッションゲートに代
替可能である。
【００２７】図３は、本発明の外部出力バッファの更に
他の実施例を示す回路図である。この実施例はC-MOS 回
路のＮチャネル側も選択的に導通させる２つのトランジ
スタを並列接続した構成としたものである。出力対象の
２値信号を与える端子218 はＮチャネルトランジスタ20
1,204,104,107 のソースに接続されている。トランジス
タ201,204 のドレインはＮチャネルトランジスタ203,20
6 のゲートに接続されている。信号駆動率はトランジス
タ203 が高く、トランジスタ206 が低い。信号“０”が
与えられる端子219 はＰチャネルトランジスタ202,205
のソースに接続され、これらのトランジスタのドレイン
は夫々トランジスタ203,206 のケーブルに接続されてい
る。
他の実施例を示す回路図である。この実施例はC-MOS 回
路のＮチャネル側も選択的に導通させる２つのトランジ
スタを並列接続した構成としたものである。出力対象の
２値信号を与える端子218 はＮチャネルトランジスタ20
1,204,104,107 のソースに接続されている。トランジス
タ201,204 のドレインはＮチャネルトランジスタ203,20
6 のゲートに接続されている。信号駆動率はトランジス
タ203 が高く、トランジスタ206 が低い。信号“０”が
与えられる端子219 はＰチャネルトランジスタ202,205
のソースに接続され、これらのトランジスタのドレイン
は夫々トランジスタ203,206 のケーブルに接続されてい
る。
【００２８】各別のイネーブル信号が与えられる端子21
7 及び220 はトランジスタ２０１，２０２のゲート及び
トランジスタ２０４，２０５ のゲートに夫々接続され
ている。各ソースが夫々電圧ＶCC, ＶSHに連なるトラン
ジスタ111,110 のドレインは一括してトランジスタ203,
206 のソースに接続されている。トランジスタ203,206
のドレインはＰチャネルトランジスタ106,109 のドレイ
ンと一括されて出力端子122 と接続されている。
7 及び220 はトランジスタ２０１，２０２のゲート及び
トランジスタ２０４，２０５ のゲートに夫々接続され
ている。各ソースが夫々電圧ＶCC, ＶSHに連なるトラン
ジスタ111,110 のドレインは一括してトランジスタ203,
206 のソースに接続されている。トランジスタ203,206
のドレインはＰチャネルトランジスタ106,109 のドレイ
ンと一括されて出力端子122 と接続されている。
【００２９】その他の構成は図２に示す実施例と同様で
あるので同符号を付して説明を省略する。この実施例に
おいては高速出力モードとする場合には信号駆動率が高
いトランジスタ203,106 の組合せを選択すべく端子217,
116 のイネーブル信号を“１”とし、端子220,118 のイ
ネーブル信号を“０”とする。低雑音出力モードとする
場合には逆に信号駆動率が低いトランジスタ206,109 の
組合せを選択すべく端子220,118 のイネーブル信号を
“１”とし、端子217,116 のイネーブル信号を“０”と
する。Ｐチャネルトランジスタ側の電圧、即ち出力信号
“０”の電圧は高速出力モード時にはＶSS、低雑音出力
モード時にはＶSLとなる。
あるので同符号を付して説明を省略する。この実施例に
おいては高速出力モードとする場合には信号駆動率が高
いトランジスタ203,106 の組合せを選択すべく端子217,
116 のイネーブル信号を“１”とし、端子220,118 のイ
ネーブル信号を“０”とする。低雑音出力モードとする
場合には逆に信号駆動率が低いトランジスタ206,109 の
組合せを選択すべく端子220,118 のイネーブル信号を
“１”とし、端子217,116 のイネーブル信号を“０”と
する。Ｐチャネルトランジスタ側の電圧、即ち出力信号
“０”の電圧は高速出力モード時にはＶSS、低雑音出力
モード時にはＶSLとなる。
【００３０】一方Ｎチャネルトランジスタ側の電圧、即
ち出力信号“１”の電圧はトランジスタ203,206 の選
択、つまりモード選択とは独立して端子112 の制御信号
を“１”、“０”にすることでＶCC, ＶSHを随意に選択
できる。なお端子217,220,116,118 のイネーブル信号を
総て“０”とする場合はハイインピーダンス状態が得ら
れることは言うまでもない。なおこの実施例においても
C-MOS 回路のＰチャネル側、Ｎチャネル側のトランジス
タ数を各３個以上としてもよいことは勿論である。ま
た、トランジスタ110,111 など入力側のトランジスタは
C-MOS トランスミッションゲートに代替可能である。
ち出力信号“１”の電圧はトランジスタ203,206 の選
択、つまりモード選択とは独立して端子112 の制御信号
を“１”、“０”にすることでＶCC, ＶSHを随意に選択
できる。なお端子217,220,116,118 のイネーブル信号を
総て“０”とする場合はハイインピーダンス状態が得ら
れることは言うまでもない。なおこの実施例においても
C-MOS 回路のＰチャネル側、Ｎチャネル側のトランジス
タ数を各３個以上としてもよいことは勿論である。ま
た、トランジスタ110,111 など入力側のトランジスタは
C-MOS トランスミッションゲートに代替可能である。
【００３１】
【発明の効果】以上説明したように本発明の外部出力バ
ッファは、出力段にC-MOS 回路を設けることにより限流
抵抗による電力消費を削減することができ、さらに電源
選択回路を設けることによりC-MOS 回路から複数種類の
異なる電源電圧に対応する信号を回路外部へ出力するの
で複数の電源電圧に対応して動作する複数の装置を駆動
せしめることができる。
ッファは、出力段にC-MOS 回路を設けることにより限流
抵抗による電力消費を削減することができ、さらに電源
選択回路を設けることによりC-MOS 回路から複数種類の
異なる電源電圧に対応する信号を回路外部へ出力するの
で複数の電源電圧に対応して動作する複数の装置を駆動
せしめることができる。
【図１】本発明の外部出力バッファを示す回路図であ
る。
る。
【図２】本発明の外部出力バッファの他の実施例を示す
回路図である。
回路図である。
【図３】本発明の外部出力バッファの更に他の実施例を
示す回路図である。
示す回路図である。
【図４】従来の外部出力バッファを示す回路図である。
【図５】低雑音出力モードの立上り波形図である。
【図６】高速出力モードの立上り波形図である。
１〜６ トランジスタ 101 〜111 トランジスタ 201 〜206 トランジスタ
Claims (4)
- 【請求項１】 出力対象の信号を、これに重畳する雑音
信号のレベルを低減して回路外部へ出力する低雑音出力
モードと、該低雑音出力モードによる信号よりも急峻な
エッジを有する信号を回路外部へ出力する高速出力モー
ドとを有する外部出力バッファにおいて、 前記出力対象の信号を外部へ出力するC-MOS 回路と、 前記出力対象の信号の前記C-MOS 回路への送出の可否を
制御するスイッチとを備えていることを特徴とする外部
出力バッファ。 - 【請求項２】 出力対象の信号を、これに重畳する雑音
信号のレベルを低減して回路外部へ出力する低雑音出力
モードと、該低雑音出力モードによる信号よりも急峻な
エッジを有する信号を回路外部へ出力する高速出力モー
ドとを有する外部出力バッファにおいて、 一導電型のトランジスタ及び並列接続され、信号駆動率
が相異なる複数の他導電型のトランジスタから構成さ
れ、一のトランジスタの選択的導通により前記出力対象
の信号を外部へ出力するC-MOS 回路と、 前記出力対象の信号の前記C-MOS 回路への送出の可否を
制御するスイッチとを備えていることを特徴とする外部
出力バッファ。 - 【請求項３】 出力対象の信号を、これに重畳する雑音
信号のレベルを低減して回路外部へ出力する低雑音出力
モードと、該低雑音出力モードによる信号よりも急峻な
エッジを有する信号を回路外部へ出力する高速出力モー
ドとを有する外部出力バッファにおいて、 夫々に並列に接続され、信号駆動率が相異なる各複数の
一導電型のトランジスタ及び他導電型のトランジスタか
ら構成され、一のトランジスタの選択的導通により前記
出力対象の信号を外部へ出力するC-MOS 回路を備えてい
ることを特徴とする外部出力バッファ。 - 【請求項４】 複数の電源から所要の電源を選択して前
記C-MOS 回路へ与える電源選択回路を備える請求項２記
載の外部出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055644A JPH06268506A (ja) | 1993-03-16 | 1993-03-16 | 外部出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055644A JPH06268506A (ja) | 1993-03-16 | 1993-03-16 | 外部出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268506A true JPH06268506A (ja) | 1994-09-22 |
Family
ID=13004533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055644A Pending JPH06268506A (ja) | 1993-03-16 | 1993-03-16 | 外部出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268506A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114523A1 (ja) * | 2003-06-23 | 2004-12-29 | Rohm Co., Ltd. | 半導体集積回路装置 |
| JP2019110382A (ja) * | 2017-12-15 | 2019-07-04 | 旭化成エレクトロニクス株式会社 | 駆動回路 |
| CN113647022A (zh) * | 2019-03-29 | 2021-11-12 | 德克萨斯仪器股份有限公司 | 双向电压电平转换器 |
-
1993
- 1993-03-16 JP JP5055644A patent/JPH06268506A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114523A1 (ja) * | 2003-06-23 | 2004-12-29 | Rohm Co., Ltd. | 半導体集積回路装置 |
| US7514963B2 (en) | 2003-06-23 | 2009-04-07 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| JP2019110382A (ja) * | 2017-12-15 | 2019-07-04 | 旭化成エレクトロニクス株式会社 | 駆動回路 |
| CN113647022A (zh) * | 2019-03-29 | 2021-11-12 | 德克萨斯仪器股份有限公司 | 双向电压电平转换器 |
| CN113647022B (zh) * | 2019-03-29 | 2026-03-17 | 德克萨斯仪器股份有限公司 | 双向电压电平转换器 |
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