JPH06274378A - Ｃｐｕの暴走検知方法 - Google Patents
Ｃｐｕの暴走検知方法Info
- Publication number
- JPH06274378A JPH06274378A JP5057574A JP5757493A JPH06274378A JP H06274378 A JPH06274378 A JP H06274378A JP 5057574 A JP5057574 A JP 5057574A JP 5757493 A JP5757493 A JP 5757493A JP H06274378 A JPH06274378 A JP H06274378A
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- JP
- Japan
- Prior art keywords
- clear signal
- cpu
- watchdog timer
- clear
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】暴走検知精度を向上する。
【構成】ＣＰＵ１０から異なるタイミングでＩ／Ｏポー
ト１１〜１３にクリア信号を出力し、全てのクリア信号
が発生したことをアンド回路１７で判定したときに、ア
ンド回路１７からウオッチドッグタイマ１８にクリア信
号が出力される。
ト１１〜１３にクリア信号を出力し、全てのクリア信号
が発生したことをアンド回路１７で判定したときに、ア
ンド回路１７からウオッチドッグタイマ１８にクリア信
号が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ウオッチドッグタイマ
を用いてＣＰＵ（中央演算処理装置）の暴走を検知する
ＣＰＵの暴走検知方法に関する。
を用いてＣＰＵ（中央演算処理装置）の暴走を検知する
ＣＰＵの暴走検知方法に関する。
【０００２】
【従来の技術】従来、プログラマブルコントローラでは
ＣＰＵを用いてシーケンスプログラムを実行している。
ＣＰＵが暴走すると、プログラマブルコントローラが制
御している電子機器にも悪影響を与える。このため、Ｃ
ＰＵの暴走を検知するためのウオッチドッグタイマ（Ｗ
ＤＴ）がＣＰＵに接続される（図４参照）。
ＣＰＵを用いてシーケンスプログラムを実行している。
ＣＰＵが暴走すると、プログラマブルコントローラが制
御している電子機器にも悪影響を与える。このため、Ｃ
ＰＵの暴走を検知するためのウオッチドッグタイマ（Ｗ
ＤＴ）がＣＰＵに接続される（図４参照）。
【０００３】ＣＰＵはシーケンスプログラムを繰り返し
実行する際に、シーケンスプログラム中の命令により出
力ポートからウオッチドッグタイマに対してクリア信号
を出力する。ウオッチドッグタイマはこのクリア信号を
入力すると、計数値を初期化する。ＣＰＵが一定周期で
クリア信号を出力している間はウオッチドッグタイマは
タイムアップしない。
実行する際に、シーケンスプログラム中の命令により出
力ポートからウオッチドッグタイマに対してクリア信号
を出力する。ウオッチドッグタイマはこのクリア信号を
入力すると、計数値を初期化する。ＣＰＵが一定周期で
クリア信号を出力している間はウオッチドッグタイマは
タイムアップしない。
【０００４】しかしながら外部からの雑音影響を受けて
ＣＰＵが暴走状態になりＣＰＵのプログラム実行順序が
不定となる。図５のように、クリア信号の発生が止ま
り、ウオッチドッグタイマがタイムアップしたときに、
ウオッチドッグタイマは、ＣＰＵが暴走状態にあると判
断し、ＣＰＵにリセット信号を供給する。この結果、Ｃ
ＰＵは暴走状態から解放され、初期状態に正常復帰す
る。
ＣＰＵが暴走状態になりＣＰＵのプログラム実行順序が
不定となる。図５のように、クリア信号の発生が止ま
り、ウオッチドッグタイマがタイムアップしたときに、
ウオッチドッグタイマは、ＣＰＵが暴走状態にあると判
断し、ＣＰＵにリセット信号を供給する。この結果、Ｃ
ＰＵは暴走状態から解放され、初期状態に正常復帰す
る。
【０００５】
【発明が解決しようとする課題】ウオッチドッグタイマ
を一定周期でクリアするために、このクリア命令はＣＰ
Ｕ実行プログラムの中の一箇所に設けられている。しか
しながら、暴走の種類にはプログラム実行アドレスが不
定となるものの他、特定のプログラム範囲を繰り返し実
行してしまう（ループ処理）もの、特定プログラムアド
レスの命令を繰り返し実行するものがある。このような
暴走において、上記クリア命令が繰り返し出力される
と、ウオッチドッグタイマはタイムアップせず、ＣＰＵ
の暴走を検知できない。
を一定周期でクリアするために、このクリア命令はＣＰ
Ｕ実行プログラムの中の一箇所に設けられている。しか
しながら、暴走の種類にはプログラム実行アドレスが不
定となるものの他、特定のプログラム範囲を繰り返し実
行してしまう（ループ処理）もの、特定プログラムアド
レスの命令を繰り返し実行するものがある。このような
暴走において、上記クリア命令が繰り返し出力される
と、ウオッチドッグタイマはタイムアップせず、ＣＰＵ
の暴走を検知できない。
【０００６】そこで、本発明の目的は、上述の点に鑑み
て、ウオッチドッグタイマの暴走検知精度をさらに向上
させることができるＣＰＵの暴走検知方法を提供するこ
とにある。
て、ウオッチドッグタイマの暴走検知精度をさらに向上
させることができるＣＰＵの暴走検知方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】このような目的を達成を
するために、本発明は、ＣＰＵが一定周期で発生するク
リア信号によりウオッチドッグタイマをクリアするＣＰ
Ｕの暴走検知方法において、前記一定周期の間に、前記
ＣＰＵは複数の出力ポートに対して異なるタイミングで
クリア信号を発生し、前記複数の出力ポートの全てに対
してクリア信号が出力されたか否かを判定し、肯定判定
が得られたときに前記ウオッチドッグタイマに対してク
リア信号を発生することを特徴とする。
するために、本発明は、ＣＰＵが一定周期で発生するク
リア信号によりウオッチドッグタイマをクリアするＣＰ
Ｕの暴走検知方法において、前記一定周期の間に、前記
ＣＰＵは複数の出力ポートに対して異なるタイミングで
クリア信号を発生し、前記複数の出力ポートの全てに対
してクリア信号が出力されたか否かを判定し、肯定判定
が得られたときに前記ウオッチドッグタイマに対してク
リア信号を発生することを特徴とする。
【０００８】
【作用】本発明では複数回のクリア信号をＣＰＵに発生
させ、全てのクリア信号の発生を確認したときにウオッ
チドッグタイマをクリアする。
させ、全てのクリア信号の発生を確認したときにウオッ
チドッグタイマをクリアする。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明実施例の暴走検知回路の構成
を示す。図１において、Ｉ／Ｏ（入出力）ポート１１〜
１３にそれぞれ、Ｎ，Ｍ，Ｋのアドレスが割付けられて
おり、アドレスバスＡＤを介してＣＰＵ１０のアドレス
指定があると、指定されたＩ／Ｏポートはデータバス上
のオンのビット信号を接続のモイステーブルタイマ１４
〜１６にクリア信号１〜３として出力する。モノステー
ブルタイマ１４〜１６はクリア信号を入力すると一定時
間オンのレベル信号発生する。換言すると、ＣＰＵ１０
から出力されたオンのクリア信号を一定時間保持する。
ＣＰＵ１０の実行プログラム中には、Ｉ／Ｏポート１
１，Ｉ／Ｏポート１２，Ｉ／Ｏポート１３に対してクリ
ア信号を出力する命令がそれぞれ異なる箇所が設けられ
ており、また、モノステーブルタイマ１４〜１６の保持
レベルが全てオンとなる期間が存在するようにクリア信
号出力命令の記載位置が定められている。アンド（ＡＮ
Ｄ）回路はモノステーブルタイマ１４〜１６の全出力が
レベルオンのときにウオッチドッグタイマ１８に対して
クリア信号ＣＬＲを出力する。
に説明する。図１は本発明実施例の暴走検知回路の構成
を示す。図１において、Ｉ／Ｏ（入出力）ポート１１〜
１３にそれぞれ、Ｎ，Ｍ，Ｋのアドレスが割付けられて
おり、アドレスバスＡＤを介してＣＰＵ１０のアドレス
指定があると、指定されたＩ／Ｏポートはデータバス上
のオンのビット信号を接続のモイステーブルタイマ１４
〜１６にクリア信号１〜３として出力する。モノステー
ブルタイマ１４〜１６はクリア信号を入力すると一定時
間オンのレベル信号発生する。換言すると、ＣＰＵ１０
から出力されたオンのクリア信号を一定時間保持する。
ＣＰＵ１０の実行プログラム中には、Ｉ／Ｏポート１
１，Ｉ／Ｏポート１２，Ｉ／Ｏポート１３に対してクリ
ア信号を出力する命令がそれぞれ異なる箇所が設けられ
ており、また、モノステーブルタイマ１４〜１６の保持
レベルが全てオンとなる期間が存在するようにクリア信
号出力命令の記載位置が定められている。アンド（ＡＮ
Ｄ）回路はモノステーブルタイマ１４〜１６の全出力が
レベルオンのときにウオッチドッグタイマ１８に対して
クリア信号ＣＬＲを出力する。
【００１０】このような構成における暴走検知処理を図
２のタイミングチャートを参照しながら説明する。ＣＰ
Ｕが正常に作動していると、実行プログラム中の、Ｉ／
Ｏポート１１へのクリア信号出力命令により、図２のタ
イミングＴ１でＩ／Ｏポート１１にクリア信号が出力さ
れる。このクリア信号はタイミングＴ１〜Ｔ４の間保持
される。
２のタイミングチャートを参照しながら説明する。ＣＰ
Ｕが正常に作動していると、実行プログラム中の、Ｉ／
Ｏポート１１へのクリア信号出力命令により、図２のタ
イミングＴ１でＩ／Ｏポート１１にクリア信号が出力さ
れる。このクリア信号はタイミングＴ１〜Ｔ４の間保持
される。
【００１１】次のタイミングＴ２でＩ／Ｏポート１２に
クリア信号が出力され、タイミングＴ３でＩ／Ｏポート
１３にクリア信号が出力される。この結果、タイミング
Ｔ３〜Ｔ４の間、図２に示すように全出力ポートのクリ
ア信号がオンとなるのでアンド回路１７からパルス形態
のクリア信号ＣＬＲが出力される。このクリア信号によ
りウオッチドッグタイマ１８がクリアされる。一方、Ｃ
ＰＵ１０において暴走状態が発生し、Ｉ／Ｏポート１１
〜１３のいずれかにＣＰＵ１０からクリア信号が出力さ
れないと、アンド回路１７からはレベルオンのクリア信
号が出力されず、ウオッチドッグタイマはクリアされな
い。この結果ウオッチドッグタイマ１８は、ＣＰＵ１０
に対してリセット信号を出力する。
クリア信号が出力され、タイミングＴ３でＩ／Ｏポート
１３にクリア信号が出力される。この結果、タイミング
Ｔ３〜Ｔ４の間、図２に示すように全出力ポートのクリ
ア信号がオンとなるのでアンド回路１７からパルス形態
のクリア信号ＣＬＲが出力される。このクリア信号によ
りウオッチドッグタイマ１８がクリアされる。一方、Ｃ
ＰＵ１０において暴走状態が発生し、Ｉ／Ｏポート１１
〜１３のいずれかにＣＰＵ１０からクリア信号が出力さ
れないと、アンド回路１７からはレベルオンのクリア信
号が出力されず、ウオッチドッグタイマはクリアされな
い。この結果ウオッチドッグタイマ１８は、ＣＰＵ１０
に対してリセット信号を出力する。
【００１２】このような暴走検知回路では、特定プログ
ラムアドレスの繰り返し、特定プログラムアドレス範囲
のループのような暴走が発生すると、Ｉ／Ｏポート１１
〜Ｉ／Ｏポート１３のいずれかにクリア信号が出力され
ないので、従来では検知できなかったある種の暴走をも
検知することが可能となる。本発明の他に次の例を実現
できる。
ラムアドレスの繰り返し、特定プログラムアドレス範囲
のループのような暴走が発生すると、Ｉ／Ｏポート１１
〜Ｉ／Ｏポート１３のいずれかにクリア信号が出力され
ないので、従来では検知できなかったある種の暴走をも
検知することが可能となる。本発明の他に次の例を実現
できる。
【００１３】１）複数のＣＰＵのいずれかの暴走を検知
する暴走検知回路の一例を図３に示す。この例では、ア
ンド回路１７およびウオッチドッグタイマ１８を兼用
し、回路部品の節約を図っている。 ２）図１，図３のモノステーブルタイマに代りフリップ
フロップ等のラッチ回路を用いることができる。この場
合はアンド回路１７のオン出力でラッチ回路をリセット
する。また、アンド回路に代り、Ｉ／Ｏポート１１〜１
３全てに対してクリア信号が出力されたことを判定する
他の論理回路を用いることができることは言うまでもな
い。
する暴走検知回路の一例を図３に示す。この例では、ア
ンド回路１７およびウオッチドッグタイマ１８を兼用
し、回路部品の節約を図っている。 ２）図１，図３のモノステーブルタイマに代りフリップ
フロップ等のラッチ回路を用いることができる。この場
合はアンド回路１７のオン出力でラッチ回路をリセット
する。また、アンド回路に代り、Ｉ／Ｏポート１１〜１
３全てに対してクリア信号が出力されたことを判定する
他の論理回路を用いることができることは言うまでもな
い。
【００１４】３）図１の例では暴走検知回路専用のＩ／
Ｏポートを設けているがプログラマブルコントローラで
用いられているＩ／Ｏポートと一部を兼用することもで
きる。
Ｏポートを設けているがプログラマブルコントローラで
用いられているＩ／Ｏポートと一部を兼用することもで
きる。
【００１５】
【発明の効果】以上、説明したように、本発明によれ
ば、従来の暴走検知回路では検知できなかったＣＰＵの
暴走をも検知できるので、暴走検知回路の信頼性を高め
ることが可能となる。
ば、従来の暴走検知回路では検知できなかったＣＰＵの
暴走をも検知できるので、暴走検知回路の信頼性を高め
ることが可能となる。
【図１】本発明実施例の回路構成を示すブロック図であ
る。
る。
【図２】図１の回路の動作タイミングを示すタイミング
チャートである。
チャートである。
【図３】他の実施例の回路構成を示すブロック図であ
る。
る。
【図４】従来例の回路構成を示すブロック図である。
【図５】図１の信号波形を示すタイミングチャートであ
る。
る。
１０ ＣＰＵ １１〜１３ Ｉ／Ｏポート １４〜１６ モノステーブルタイマ １７ アンド回路 １８ ウオッチドッグタイマ
Claims (1)
- 【請求項１】ＣＰＵが一定周期で発生するクリア信号に
よりウオッチドッグタイマをクリアするＣＰＵの暴走検
知方法おいて、前記一定周期の間に、前記ＣＰＵは複数
の出力ポートに対して異なるタイミングでクリア信号を
発生し、前記複数の出力ポートの全てに対してクリア信
号が出力されたか否かを判定し、肯定判定が得られたと
きに前記ウオッチドッグタイマに対してクリア信号を発
生することを特徴とするＣＰＵの暴走検知方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057574A JPH06274378A (ja) | 1993-03-18 | 1993-03-18 | Ｃｐｕの暴走検知方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057574A JPH06274378A (ja) | 1993-03-18 | 1993-03-18 | Ｃｐｕの暴走検知方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274378A true JPH06274378A (ja) | 1994-09-30 |
Family
ID=13059628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057574A Pending JPH06274378A (ja) | 1993-03-18 | 1993-03-18 | Ｃｐｕの暴走検知方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007260470A (ja) * | 2007-07-23 | 2007-10-11 | Sankyo Kk | 遊技機 |
| JP2015212910A (ja) * | 2014-05-07 | 2015-11-26 | 京楽産業．株式会社 | 遊技機 |
-
1993
- 1993-03-18 JP JP5057574A patent/JPH06274378A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007260470A (ja) * | 2007-07-23 | 2007-10-11 | Sankyo Kk | 遊技機 |
| JP2015212910A (ja) * | 2014-05-07 | 2015-11-26 | 京楽産業．株式会社 | 遊技機 |
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