JPH0628061A - 制御電圧生成回路 - Google Patents
制御電圧生成回路Info
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- JPH0628061A JPH0628061A JP4179656A JP17965692A JPH0628061A JP H0628061 A JPH0628061 A JP H0628061A JP 4179656 A JP4179656 A JP 4179656A JP 17965692 A JP17965692 A JP 17965692A JP H0628061 A JPH0628061 A JP H0628061A
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- pulse
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Abstract
(57)【要約】
【目的】 デバイスや回路などの制御において、電圧値
を異にする３種類の制御電圧を必要とする場合における
該制御電圧の生成に関する。 【構成】 第１のＤーF.F.４にはマイコン１より出力さ
れるデューティサイクル50％、周期がＴ若しくはＴ／２
または２Ｔの第１のパルス信号（イ）が入力し、第２の
ＤーF.F.５には該第１のパルス信号を第１の遅延回路２
で所定時間遅延した第２のパルス信号（ロ）が入力す
る。該第２のパルス信号はさらに第２の遅延回路３で遅
延して第３のパルス信号（ハ）とし、このパルス信号を
上記それぞれのＤーF.F.のクロック信号とする。この構
成により、各ＤーF.F.の出力Ｑは、第１のパルス信号の
上記周期によりそれぞれＨまたはＬに変化し、且つその
組み合わせが異なる。そこで、双方のＤーF.F.出力を合
成すれば、パルス周期に対応して値を異にする３種類の
制御電圧〔Ｈ、Ｌ、（Ｈ＋Ｌ）／２〕が得られる。
を異にする３種類の制御電圧を必要とする場合における
該制御電圧の生成に関する。 【構成】 第１のＤーF.F.４にはマイコン１より出力さ
れるデューティサイクル50％、周期がＴ若しくはＴ／２
または２Ｔの第１のパルス信号（イ）が入力し、第２の
ＤーF.F.５には該第１のパルス信号を第１の遅延回路２
で所定時間遅延した第２のパルス信号（ロ）が入力す
る。該第２のパルス信号はさらに第２の遅延回路３で遅
延して第３のパルス信号（ハ）とし、このパルス信号を
上記それぞれのＤーF.F.のクロック信号とする。この構
成により、各ＤーF.F.の出力Ｑは、第１のパルス信号の
上記周期によりそれぞれＨまたはＬに変化し、且つその
組み合わせが異なる。そこで、双方のＤーF.F.出力を合
成すれば、パルス周期に対応して値を異にする３種類の
制御電圧〔Ｈ、Ｌ、（Ｈ＋Ｌ）／２〕が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、デバイスや回路などの
制御において、電圧値を異にする３種類の制御電圧を必
要とする場合における該制御電圧の生成に関する。
制御において、電圧値を異にする３種類の制御電圧を必
要とする場合における該制御電圧の生成に関する。
【０００２】
【従来の技術】従来、マイコンを介して各種デバイスや
回路などを制御する場合において、ハイ（以下、「Ｈ」
と記す）レベル電圧（例えば、5V）、ロー（以下、
「Ｌ」と記す）レベル電圧（0V）、および該ＨとＬとの
中間レベル電圧（例えば、2.5V）の３種類の制御電圧を
必要とする場合、マイコンのポートを２つ使用し、これ
らポート出力を（Ｈ・Ｈ）、（Ｌ・Ｌ）および（Ｈ・
Ｌ）とすることにより得ていた。
回路などを制御する場合において、ハイ（以下、「Ｈ」
と記す）レベル電圧（例えば、5V）、ロー（以下、
「Ｌ」と記す）レベル電圧（0V）、および該ＨとＬとの
中間レベル電圧（例えば、2.5V）の３種類の制御電圧を
必要とする場合、マイコンのポートを２つ使用し、これ
らポート出力を（Ｈ・Ｈ）、（Ｌ・Ｌ）および（Ｈ・
Ｌ）とすることにより得ていた。
【０００３】
【発明が解決しようとする課題】従って、従来において
はマイコンの出力ポートとして２つを要していた。本発
明は、マイコンの出力ポートは１つとし、このポートか
らパルスを出力せしめ、且つ該パルスの周期を変えるこ
とで３種類の制御電圧を生成するようにした制御電圧生
成回路を提供することを目的とする。
はマイコンの出力ポートとして２つを要していた。本発
明は、マイコンの出力ポートは１つとし、このポートか
らパルスを出力せしめ、且つ該パルスの周期を変えるこ
とで３種類の制御電圧を生成するようにした制御電圧生
成回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、デューティサ
イクルが50％で周期がＴ若しくはＴ／２または２Ｔの第
１のパルス信号を所定時間遅延して第２のパルス信号を
出力する第１の遅延回路と、前記第２のパルス信号をさ
らに前記所定時間遅延して第３のパルス信号を出力する
第２の遅延回路と、前記第１のパルス信号を入力信号と
し、前記第３のパルス信号をクロック信号とした第１の
Ｄーフリップフロップと、前記第１のＤーフリップフロ
ップの出力を入力源とした第１のバッファ回路と、一端
を該第１のバッファ回路の出力端に接続した第１の抵抗
と、前記第２のパルス信号を入力信号とし、前記第３の
パルス信号をクロック信号とした第２のＤーフリップフ
ロップと、前記第２のＤーフリップフロップの出力を入
力源とした第２のバッファ回路と、一端を該第２のバッ
ファ回路の出力端に接続し、他端を前記第１の抵抗の他
端に接続して該接続点を出力端とし、該第１の抵抗と同
一値の第２の抵抗とで構成した制御電圧生成回路を提供
するものである。
イクルが50％で周期がＴ若しくはＴ／２または２Ｔの第
１のパルス信号を所定時間遅延して第２のパルス信号を
出力する第１の遅延回路と、前記第２のパルス信号をさ
らに前記所定時間遅延して第３のパルス信号を出力する
第２の遅延回路と、前記第１のパルス信号を入力信号と
し、前記第３のパルス信号をクロック信号とした第１の
Ｄーフリップフロップと、前記第１のＤーフリップフロ
ップの出力を入力源とした第１のバッファ回路と、一端
を該第１のバッファ回路の出力端に接続した第１の抵抗
と、前記第２のパルス信号を入力信号とし、前記第３の
パルス信号をクロック信号とした第２のＤーフリップフ
ロップと、前記第２のＤーフリップフロップの出力を入
力源とした第２のバッファ回路と、一端を該第２のバッ
ファ回路の出力端に接続し、他端を前記第１の抵抗の他
端に接続して該接続点を出力端とし、該第１の抵抗と同
一値の第２の抵抗とで構成した制御電圧生成回路を提供
するものである。
【０００５】
【作用】デューティサイクル50％、周期がＴ、Ｔ／２、
および２Ｔに切り換わる第１のパルス信号はマイコン等
より出力される。そして、第１のＤーフリップフロップ
には該第１のパルス信号が入力し、第２のＤーフリップ
フロップには該第１のパルス信号を第１の遅延回路で所
定時間遅延した第２のパルス信号を入力する。該第２の
パルス信号はさらに第２の遅延回路で遅延して第３のパ
ルス信号を出力せしめ、このパルス信号を上記それぞれ
のフリップフロップのクロック信号とする。この構成に
より、各Ｄーフリップフロップの出力は、第１のパルス
信号の上記周期によりそれぞれＨまたはＬに変化し、且
つその組み合わせが異なる。従って、双方のＤーフリッ
プフロップ出力を合成すれば、パルス周期に対応して値
を異にする３種類の制御電圧〔Ｈ、Ｌ、（Ｈ＋Ｌ）／
２〕が得られる。
および２Ｔに切り換わる第１のパルス信号はマイコン等
より出力される。そして、第１のＤーフリップフロップ
には該第１のパルス信号が入力し、第２のＤーフリップ
フロップには該第１のパルス信号を第１の遅延回路で所
定時間遅延した第２のパルス信号を入力する。該第２の
パルス信号はさらに第２の遅延回路で遅延して第３のパ
ルス信号を出力せしめ、このパルス信号を上記それぞれ
のフリップフロップのクロック信号とする。この構成に
より、各Ｄーフリップフロップの出力は、第１のパルス
信号の上記周期によりそれぞれＨまたはＬに変化し、且
つその組み合わせが異なる。従って、双方のＤーフリッ
プフロップ出力を合成すれば、パルス周期に対応して値
を異にする３種類の制御電圧〔Ｈ、Ｌ、（Ｈ＋Ｌ）／
２〕が得られる。
【０００６】
【実施例】以下、図面に基づいて本発明による制御電圧
生成回路を説明する。図１は本発明による制御電圧生成
回路の一実施例の要部回路図、図２はパルス周期ごとの
位相関係図（Ａ〜Ｃ）である。図１において、１はデュ
ーティサイクルが50％一定、周期がＴ若しくはＴ／２ま
たは２Ｔの第１のパルス信号（イ）を出力するマイコ
ン、２は該第１のパルス信号を所定時間遅延して第２の
パルス信号（ロ）として出力する第１の遅延回路、３は
該第２のパルス信号を該第１の遅延回路２と同一の時間
遅延して第３のパルス信号（ハ）として出力する第２の
遅延回路、４は第１のパルス信号を入力信号とし、第３
のパルス信号をクロック信号として動作する第１のＤー
フリップフロップ（以下、「第１のＤーF.F.」とい
う）、５は第２のパルス信号を入力信号とし、第３のパ
ルス信号をクロック信号として動作する第２のＤーフリ
ップフロップ（以下、「第２のＤーF.F.」という）、６
と７は第１のバッファ回路と第２のバッファ回路、R1と
R2は互いに同一値の第１の抵抗と第２の抵抗、８は出力
端である。
生成回路を説明する。図１は本発明による制御電圧生成
回路の一実施例の要部回路図、図２はパルス周期ごとの
位相関係図（Ａ〜Ｃ）である。図１において、１はデュ
ーティサイクルが50％一定、周期がＴ若しくはＴ／２ま
たは２Ｔの第１のパルス信号（イ）を出力するマイコ
ン、２は該第１のパルス信号を所定時間遅延して第２の
パルス信号（ロ）として出力する第１の遅延回路、３は
該第２のパルス信号を該第１の遅延回路２と同一の時間
遅延して第３のパルス信号（ハ）として出力する第２の
遅延回路、４は第１のパルス信号を入力信号とし、第３
のパルス信号をクロック信号として動作する第１のＤー
フリップフロップ（以下、「第１のＤーF.F.」とい
う）、５は第２のパルス信号を入力信号とし、第３のパ
ルス信号をクロック信号として動作する第２のＤーフリ
ップフロップ（以下、「第２のＤーF.F.」という）、６
と７は第１のバッファ回路と第２のバッファ回路、R1と
R2は互いに同一値の第１の抵抗と第２の抵抗、８は出力
端である。
【０００７】次に、本発明の動作について図２を併用し
て説明する。図２において、（Ａ）は第１のパルス信号
の周期がＴの場合、（Ｂ）は同じくＴ／２の場合、
（Ｃ）は同じく２Ｔの場合を示す。各図の（イ）は各周
期における第１のパルス信号、（ロ）は第２のパルス信
号、（ハ）は第３のパルス信号（クロック信号）を表
す。また、第１の遅延回路２および第２の遅延回路３の
遅延時間は同じにし、その時間をtdとする。そして、こ
のtdを周期との関係で所定範囲内に設定し（後述）、第
１のパルス信号（イ）に対する第２のパルス信号（ロ）
および第３のパルス信号（ハ）それぞれの位相関係を図
示のようにする。さらに、第１および第２のＤーF.F.は
クロック信号（第３のパルス）の立ち上がり部分（図中
の矢印）でＤ入力端の値をラッチし、Ｑ端子より出力す
るものとする。以上から、各ＤーF.F.の出力は次のよう
になる（各図中のｘ、ｙ、ｚ各ラインのラッチポイント
参照）。尚、どの瞬時においてもラッチポイントは変わ
らない。これは、（ロ）（ハ）のパルスは（イ）を原信
号としたものであること、遅延時間tdはパルスの周期に
関係なく一定であること、さらにデューティサイクルが
50％であるからである。
て説明する。図２において、（Ａ）は第１のパルス信号
の周期がＴの場合、（Ｂ）は同じくＴ／２の場合、
（Ｃ）は同じく２Ｔの場合を示す。各図の（イ）は各周
期における第１のパルス信号、（ロ）は第２のパルス信
号、（ハ）は第３のパルス信号（クロック信号）を表
す。また、第１の遅延回路２および第２の遅延回路３の
遅延時間は同じにし、その時間をtdとする。そして、こ
のtdを周期との関係で所定範囲内に設定し（後述）、第
１のパルス信号（イ）に対する第２のパルス信号（ロ）
および第３のパルス信号（ハ）それぞれの位相関係を図
示のようにする。さらに、第１および第２のＤーF.F.は
クロック信号（第３のパルス）の立ち上がり部分（図中
の矢印）でＤ入力端の値をラッチし、Ｑ端子より出力す
るものとする。以上から、各ＤーF.F.の出力は次のよう
になる（各図中のｘ、ｙ、ｚ各ラインのラッチポイント
参照）。尚、どの瞬時においてもラッチポイントは変わ
らない。これは、（ロ）（ハ）のパルスは（イ）を原信
号としたものであること、遅延時間tdはパルスの周期に
関係なく一定であること、さらにデューティサイクルが
50％であるからである。
【０００８】（１）周期がＴのとき〔Ａ図〕 第１のＤーF.F.の出力は「Ｌ」となる。第２のＤーF.F.
の出力は「Ｈ」となる。上記出力は第１のバッファ回路
６、第２のバッファ回路７、第１の抵抗R1および第２の
抵抗R2（＝R1）を経て合成され、出力端８の出力レベル
は次のようになる。 出力端８の出力レベル＝（Ｈ＋Ｌ）／２ （２）周期がＴ／２のとき〔Ｂ図〕 第１のＤーF.F.の出力は「Ｌ」となる。第２のＤーF.F.
の出力は「Ｌ」となる。従って、出力端８の出力レベル
は（Ｌ＋Ｌ）／２、つまり「Ｌ」となる。 （３）周期が２Ｔのとき〔Ｃ図〕 第１のＤーF.F.の出力は「Ｈ」となる。第２のＤーF.F.
の出力は「Ｈ」となる。従って、出力端８の出力レベル
は（Ｈ＋Ｈ）／２、つまり「Ｈ」となる。 以上のように、第１のパルス（イ）の周期を上記の３種
類に変えることによりそれに応じた３種類の出力電圧を
得ることができる。次に、前記（１）〜（３）で説明し
たパルス周期、並びに出力を得ることを前提としたとき
の遅延時間tdの設定範囲につき図２を使用して説明す
る。
の出力は「Ｈ」となる。上記出力は第１のバッファ回路
６、第２のバッファ回路７、第１の抵抗R1および第２の
抵抗R2（＝R1）を経て合成され、出力端８の出力レベル
は次のようになる。 出力端８の出力レベル＝（Ｈ＋Ｌ）／２ （２）周期がＴ／２のとき〔Ｂ図〕 第１のＤーF.F.の出力は「Ｌ」となる。第２のＤーF.F.
の出力は「Ｌ」となる。従って、出力端８の出力レベル
は（Ｌ＋Ｌ）／２、つまり「Ｌ」となる。 （３）周期が２Ｔのとき〔Ｃ図〕 第１のＤーF.F.の出力は「Ｈ」となる。第２のＤーF.F.
の出力は「Ｈ」となる。従って、出力端８の出力レベル
は（Ｈ＋Ｈ）／２、つまり「Ｈ」となる。 以上のように、第１のパルス（イ）の周期を上記の３種
類に変えることによりそれに応じた３種類の出力電圧を
得ることができる。次に、前記（１）〜（３）で説明し
たパルス周期、並びに出力を得ることを前提としたとき
の遅延時間tdの設定範囲につき図２を使用して説明す
る。
【０００９】〔１〕（Ａ）図の場合 第３のパルス（ハ）の立ち上がり部分（矢印部分）が第
２のパルス（ロ）のＨ区間に入るには、tdとして次の条
件が必要である。 ０＜td＜（Ｔ／２）………（ａ） さらに、第３のパルス（ハ）の立ち上がり部分（前記
同）が第１のパルス（イ）のＬ区間に入るには、tdとし
て次の条件が必要である。 （Ｔ／２）＜２td＜Ｔ よって、 （Ｔ／４）＜td＜（Ｔ／２）………（ｂ） （ａ）（ｂ）より、 （Ｔ／４）＜td＜（Ｔ／２）………（ｃ） 〔２〕（Ｂ）図の場合 第３のパルス（ハ）の立ち上がり部分（矢印部分）が第
２のパルス（ロ）のＬ区間に入るには、tdとして次の条
件が必要である。 （Ｔ／４）＜td＜（Ｔ／２）………（ｄ） さらに、第３のパルス（ハ）の立ち上がり部分（前記
同）が第１のパルス（イ）のＬ区間に入るには、tdとし
て次の条件が必要である。 （３Ｔ／４）＜２td＜Ｔ よって、 （３Ｔ／８）＜td＜（Ｔ／２）………（ｅ） （ｄ）（ｅ）より、 （３Ｔ／８）＜td＜（Ｔ／２）………（ｆ）
２のパルス（ロ）のＨ区間に入るには、tdとして次の条
件が必要である。 ０＜td＜（Ｔ／２）………（ａ） さらに、第３のパルス（ハ）の立ち上がり部分（前記
同）が第１のパルス（イ）のＬ区間に入るには、tdとし
て次の条件が必要である。 （Ｔ／２）＜２td＜Ｔ よって、 （Ｔ／４）＜td＜（Ｔ／２）………（ｂ） （ａ）（ｂ）より、 （Ｔ／４）＜td＜（Ｔ／２）………（ｃ） 〔２〕（Ｂ）図の場合 第３のパルス（ハ）の立ち上がり部分（矢印部分）が第
２のパルス（ロ）のＬ区間に入るには、tdとして次の条
件が必要である。 （Ｔ／４）＜td＜（Ｔ／２）………（ｄ） さらに、第３のパルス（ハ）の立ち上がり部分（前記
同）が第１のパルス（イ）のＬ区間に入るには、tdとし
て次の条件が必要である。 （３Ｔ／４）＜２td＜Ｔ よって、 （３Ｔ／８）＜td＜（Ｔ／２）………（ｅ） （ｄ）（ｅ）より、 （３Ｔ／８）＜td＜（Ｔ／２）………（ｆ）
【００１０】〔３〕（Ｃ）図の場合 第３のパルス（ハ）の立ち上がり部分（矢印部分）が第
２のパルス（ロ）のＨ区間に入るには、tdとして次の条
件が必要である。 ０＜td＜Ｔ ………（ｇ） さらに、第３のパルス（ハ）の立ち上がり部分（前記
同）が第１のパルス（イ）のＨ区間に入るには、tdとし
て次の条件が必要である。 ０＜２td＜Ｔ よって、 ０＜td＜（Ｔ／２）………（ｈ） （ｇ）（ｈ）より、 ０＜td＜（Ｔ／２）………（ｉ） よって、上記〔１〕〔２〕〔３〕の全てを満たすtdの条
件は、（ｃ）（ｆ）（ｉ）式より、次のようになる。 （３Ｔ／８）＜td＜（４Ｔ／８） 図２の場合はtd＝（3.2 ／８）Ｔとして描いたものであ
る。尚、前述のように、上記遅延時間tdは図２を満たす
ことを条件とした場合であり、一般論的な遅延時間tdの
算出は３種の入力パルス（第１のパルス）の周期関係お
よびどの周期のときにＨ、Ｌまたは（Ｈ＋Ｌ）／２のど
れを出力させるか、等の最初の条件付けによって異な
る。従って、必要な条件設定後、上記に従って算出す
る。
２のパルス（ロ）のＨ区間に入るには、tdとして次の条
件が必要である。 ０＜td＜Ｔ ………（ｇ） さらに、第３のパルス（ハ）の立ち上がり部分（前記
同）が第１のパルス（イ）のＨ区間に入るには、tdとし
て次の条件が必要である。 ０＜２td＜Ｔ よって、 ０＜td＜（Ｔ／２）………（ｈ） （ｇ）（ｈ）より、 ０＜td＜（Ｔ／２）………（ｉ） よって、上記〔１〕〔２〕〔３〕の全てを満たすtdの条
件は、（ｃ）（ｆ）（ｉ）式より、次のようになる。 （３Ｔ／８）＜td＜（４Ｔ／８） 図２の場合はtd＝（3.2 ／８）Ｔとして描いたものであ
る。尚、前述のように、上記遅延時間tdは図２を満たす
ことを条件とした場合であり、一般論的な遅延時間tdの
算出は３種の入力パルス（第１のパルス）の周期関係お
よびどの周期のときにＨ、Ｌまたは（Ｈ＋Ｌ）／２のど
れを出力させるか、等の最初の条件付けによって異な
る。従って、必要な条件設定後、上記に従って算出す
る。
【００１１】
【発明の効果】以上説明したように本発明によれば、原
パルス信号（第１のパルス信号）の周期を３種類に変え
ることにより３種類の制御電圧を生成することができる
ので、原パルス信号を発生するマイコンの出力ポートが
従来の２つから１つですむという特徴を有する。また、
第２および第３のパルス信号は第１のパルス信号を基に
して作るので各パルス相互間の位相関係が安定し、出力
における安定性が高いという特徴を有するものである。
パルス信号（第１のパルス信号）の周期を３種類に変え
ることにより３種類の制御電圧を生成することができる
ので、原パルス信号を発生するマイコンの出力ポートが
従来の２つから１つですむという特徴を有する。また、
第２および第３のパルス信号は第１のパルス信号を基に
して作るので各パルス相互間の位相関係が安定し、出力
における安定性が高いという特徴を有するものである。
【図１】本発明による制御電圧生成回路の一実施例を示
す要部回路図である。
す要部回路図である。
【図２】図１を説明するための図であって、各周期ごと
の各パルス相互間の位相関係図である。
の各パルス相互間の位相関係図である。
１ マイコン ２ 第１の遅延回路 ３ 第２の遅延回路 ４ 第１のＤーフリップフロップ（第１のＤーF.F.） ５ 第２のＤーフリップフロップ（第２のＤーF.F.） ６ 第１のバッファ回路 ７ 第２のバッファ回路 R1 第１の抵抗 R2 第２の抵抗 ８ 出力端子 イ 第１のパルス信号 ロ 第２のパルス信号 ハ 第３のパルス信号
Claims (1)
- 【請求項１】 デューティサイクルが50％で周期がＴ若
しくはＴ／２または２Ｔの第１のパルス信号を所定時間
遅延して第２のパルス信号を出力する第１の遅延回路
と、前記第２のパルス信号をさらに前記所定時間遅延し
て第３のパルス信号を出力する第２の遅延回路と、前記
第１のパルス信号を入力信号とし、前記第３のパルス信
号をクロック信号とした第１のＤーフリップフロップ
と、前記第１のＤーフリップフロップの出力を入力源と
した第１のバッファ回路と、一端を該第１のバッファ回
路の出力端に接続した第１の抵抗と、前記第２のパルス
信号を入力信号とし、前記第３のパルス信号をクロック
信号とした第２のＤーフリップフロップと、前記第２の
Ｄーフリップフロップの出力を入力源とした第２のバッ
ファ回路と、一端を該第２のバッファ回路の出力端に接
続し、他端を前記第１の抵抗の他端に接続して該接続点
を出力端とし、該第１の抵抗と同一値の第２の抵抗とで
構成したことを特徴とする制御電圧生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179656A JPH0628061A (ja) | 1992-07-07 | 1992-07-07 | 制御電圧生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179656A JPH0628061A (ja) | 1992-07-07 | 1992-07-07 | 制御電圧生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628061A true JPH0628061A (ja) | 1994-02-04 |
Family
ID=16069589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4179656A Pending JPH0628061A (ja) | 1992-07-07 | 1992-07-07 | 制御電圧生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628061A (ja) |
-
1992
- 1992-07-07 JP JP4179656A patent/JPH0628061A/ja active Pending
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