JPH05299979A - パルス発生回路とパルス幅計測回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力パルスの立上りに同期し、かつそのアク
ティブ状態期間中のみパルス幅同一として、クロックパ
ルスを発生させること。 【構成】 論理積ゲート１を介された入力パルスａの出
現時点で反転状態におかれるフリップフロップ２の出力
としてのクロックパルスによって、遅延回路３を介しフ
リップフロップ２を反転せしめた後に再び反転せしめる
べく、遅延回路３の出力を遅延回路４を介しゲート１で
パルスａと論理積せしめる場合には、パルスａの立上り
に同期し、かつそのアクティブ状態期間中のみパルス幅
同一として、クロックパルスを発生させ得るものであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ある時間アクティブ状
態となる入力パルスが出現した場合に、その入力パルス
の立上りに同期し、かつそのアクティブ状態期間中のみ
所望パルス幅のクロックパルスを発生させるためのパル
ス発生回路、更にはそのクロックパルスをカウントする
ことによって、その入力パルスのパルス幅を計測するパ
ルス幅計測回路に関するものである。

【０００２】

【従来の技術】これまで、入力パルスが出現した場合
に、その入力パルスの立上りに同期し、かつそのアクテ
ィブ状態期間中のみ所望パルス幅のクロックパルスを発
生させるためのパルス発生回路としては、例えば特開昭
５５−２１６３９号公報に記載のものが知られている。
これによる場合、ある時間アクティブ状態となる入力パ
ルスはアンドゲートを介し遅延、かつ反転せしめられた
上、再びそのアンドゲートで元の入力パルスと論理積さ
れることによって、その入力パルスに同期して、クロッ
クパルスがそのアクティブ期間中のみ発生されるものと
なっている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記公
報による場合には、入力パルスが非アクティブ状態に移
行するタイミング如何によっては、最後のクロックパル
スのパルス幅が変化せしめられるものとなっている。即
ち、最後のクロックパルスのそのパルス幅は、入力パル
スが非アクティブ状態に移行するタイミングによって左
右されており、したがって、そのパルス幅はそれ以前に
発生されているクロックパルスのパルス幅（一定パルス
幅）とは一般に同一ではなく、しかもそのパルス幅は一
定パルス幅内で様々に変化するものとなっている。よっ
て、そのように発生されているクロックパルスを外部回
路へクロックとして供給した場合には、最後のクロック
パルスのそのパルス幅如何によっては、外部回路（例え
ばカウンタ）での回路動作は保障され得ないものとなっ
ている。

【０００４】本発明の第１の目的は、入力パルスの立上
りに同期し、かつそのアクティブ状態期間中のみ所望パ
ルス幅のクロックパルスを発生させる場合に、最後に発
生されるクロックパルスをそのパルス幅一定として発生
し得るパルス発生回路を供するにある。本発明の第２の
目的は、その入力パルス自体のパルス幅を計測し得るパ
ルス幅計測回路を供するにある。

【０００５】

【課題を解決するための手段】上記第１の目的は、論理
積ゲートを介された入力パルスの出現時点で反転状態に
おかれるフリップフロップの出力としてのクロックパル
スによって、遅延時間可変な第１の遅延回路を介しその
フリップフロップを反転せしめた後に再び反転せしめる
べく、その第１の遅延回路の出力を遅延時間可変な第２
の遅延回路を介し上記論理積ゲートで入力パルスと論理
積せしめることで達成される。上記第２の目的は、論理
積ゲートを介された入力パルスの出現時点で反転状態に
おかれるフリップフロップの出力によって、遅延時間可
変な第１の遅延回路を介しそのフリップフロップを反転
せしめた後に再び反転せしめるべく、その第１の遅延回
路の出力を遅延時間可変な第２の遅延回路を介し上記論
理積ゲートで入力パルスと論理積せしめる一方、上記フ
リップフロップ、第１の遅延回路、第２の遅延回路の何
れかの出力をカウンタでカウントすることで達成され
る。

【０００６】

【作用】例えばフリップフロップがセット状態におかれ
た場合に、その出力を所望時間遅延せしめた上、そのフ
リップフロップを自動的にリセット状態においた後、所
望時間経過後に再びそのフリップフロップを一定条件の
下に自動的にセット状態におくべく構成する場合には、
フリップフロップの出力は一定周期で変化することか
ら、これをクロックパルスとして用い得るものである。
即ち、そのフリップフロップのセット状態への移行を入
力パルスがアクティブ状態にある間のみ許容する場合に
は、入力パルスの非アクティブ状態への移行は、単にフ
リップフロップのセット状態への移行の可否を決定する
に止まり、フリップフロップのリセット状態への移行に
は直接関与しないことから、最後に発生されるクロック
パルスはそのパルス幅が、それ以前に発生されたクロッ
クパルスのパルス幅に同一として発生されるものであ
る。ところで、クロックパルス自体は時間基準として用
いられていることから、入力パルスのパルス幅の大きさ
に応じた数のクロックパルスが自動的に発生されている
場合には、単にそのクロックパルスの数をカウンタでカ
ウントするだけで、その入力パルスのパルス幅を計測し
得るものである。

【０００７】

【実施例】以下、本発明を図１，図２により説明する。
図１は本発明によるパルス発生回路を含むパルス幅計測
回路の一例での具体的回路構成を示したものである。こ
れによる場合、パルス幅計測回路はその殆どがパルス発
生回路として構成されており、そのパルス発生回路から
のクロックパルスがカウンタ８でカウントされることに
よって、入力パルスａのパルス幅が計測され得るものと
なっている。ここで、そのパルス発生回路の回路構成と
その動作を図２を参照しつつ説明すれば以下のようであ
る。

【０００８】即ち、、初期状態においては、フリップフ
ロップ（以下、Ｆ／Ｆと称す）２はリセット状態にある
が、このような状態で図２に示す入力パルス（本例では
“Ｈ”レベル状態がアクティブ状態に相当）ａが出現し
た場合を想定すれば、入力パルスａはアンドゲートを介
しセット信号としてＦ／Ｆ２に作用するものとなってい
る。これによりＦ／Ｆ２は入力パルスａの立上り時点で
セット状態に移行せしめられるが、そのＱ出力ｃは遅延
回路３上で所望時間遅延された上、スイッチ６より遅延
Ｑ出力ｃが得られるものとなっている。そのＱ出力ｃの
遅延回路３での遅延時間はスイッチ６の切替接続位置に
より決定されているわけである。さて、Ｆ／Ｆ２はその
遅延Ｑ出力ｃによりリセットされるが、その際、周期が
小さいクロックパルスを得る必要がある場合（入力パル
スａのパルス幅を高精度に計測する場合など）には、Ｆ
／Ｆ２は遅延Ｑ出力ｃの立上り微分パルスによってリセ
ットされるのが望ましくなっている。

【０００９】一方、遅延Ｑ出力ｃはまた、スイッチ７の
切替接続位置に応じた時間分、遅延回路４で遅延された
上、インバータ５を介し入力パルスａと論理積される
が、その論理積結果ｂ如何によりＦ／Ｆ２はそのセット
状態への移行が制御されるものとなっている。即ち、入
力パルスａが既にアクティブ状態にない場合は、Ｆ／Ｆ
２はセット状態に移行されないが、引き続きアクティブ
状態にある場合には、Ｆ／Ｆ２は再びセット状態におか
れ、上記動作が繰返されるものである。結局なところ、
入力パルスａがアクティブ状態にある限りにおいては、
Ｆ／Ｆ２は繰返しセット状態に移行せしめられることか
ら、Ｆ／Ｆ２からは入力パルスａの立上りに同期したク
ロックパルスが得られるものである。その際、最後に発
生されるクロックパルスのパルス幅は遅延回路３での遅
延時間のみに依存し、入力パルスａの状態とは無関係と
されるから、所期の目的通りにクロックパルスが発生さ
れ得るものとなっている。

【００１０】なお、以上の例では、カウンタ８へのクロ
ックパルスはＦ／Ｆ２からのものとされているが、入力
パルスａの位相が特に問題とされない場合には、遅延回
路３，４の何れからクロックパルスを得るようにしても
よいことは、図２より明らかである。

【００１１】

【発明の効果】以上、説明したように、請求項１による
場合は、入力パルスの立上りに同期し、かつそのアクテ
ィブ状態期間中のみ所望パルス幅のクロックパルスを発
生させる場合に、最後に発生されるクロックパルスをそ
のパルス幅一定として発生し得るパルス発生回路が、ま
た、請求項２による場合には、その入力パルス自体のパ
ルス幅を計測し得るパルス幅計測回路がそれぞれ得られ
るものとなっている。

【図面の簡単な説明】

【図１】図１は、本発明によるパルス発生回路を含むパ
ルス幅計測回路の一例での具体的回路構成を示す図

【図２】図２は、その要部での入出力信号波形の例を示
す図

【符号の説明】

１…アンドゲート、２…フリップフロップ、３，４…遅
延回路、５…インバ−タ、８…カウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ある時間アクティブ状態となる入力パル
   スに対し、任意な周期およびデュ−ティ−比を以てクロ
   ックパルスを発生させるためのパルス幅発生回路であっ
   て、論理積ゲートを介された入力パルスの出現時点で反
   転状態におかれるフリップフロップの出力としてのクロ
   ックパルスによって、遅延時間可変な第１の遅延回路を
   介し該フリップフロップを反転せしめた後に再び反転せ
   しめるべく、該第１の遅延回路の出力を遅延時間可変な
   第２の遅延回路を介し上記論理積ゲートで入力パルスと
   論理積せしめてなる構成のパルス発生回路。
2. 【請求項２】 ある時間アクティブ状態となる入力パル
   スのパルス幅を計測するためのパルス幅計測回路であっ
   て、論理積ゲートを介された入力パルスの出現時点で反
   転状態におかれるフリップフロップの出力によって、遅
   延時間可変な第１の遅延回路を介し該フリップフロップ
   を反転せしめた後に再び反転せしめるべく、該第１の遅
   延回路の出力を遅延時間可変な第２の遅延回路を介し上
   記論理積ゲートで入力パルスと論理積せしめる一方、上
   記フリップフロップ、第１の遅延回路、第２の遅延回路
   の何れかの出力がカウンタでカウントされてなる構成の
   パルス幅計測回路。