JPH0628271A

JPH0628271A - データ伝送制御装置

Info

Publication number: JPH0628271A
Application number: JP4182542A
Authority: JP
Inventors: Hideyuki Ando; 秀行安藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-07-09
Filing date: 1992-07-09
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】情報処理装置と端末装置間とのデータの授
受をシリアル伝送路にて行うデータ伝送制御装置におい
て、シリアル伝送路に混入するノイズを遮断し、誤動作
を起こさないようなデータ伝送制御装置を提供する。【構成】ＣＰＵ（５）はローカルメモリ（８）に記
憶されたシリアル伝送路（１１）の伝送方式パラメータ
を読み出し、それから遅延時間を算出する。そして、読
み出した遅延時間だけシリアル伝送路（１１）の送受信
クロックの生成を遅延するようにタイマー（９）を制御
する。この制御によって、シリアル入出力制御部（１
０）はシリアル伝送路（１１）のチャンネルをオープン
にするタイミングを遅延時間だけ遅延させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報ファイル装置等の
情報処理装置に係り、出力装置等の端末装置とシリアル
伝送路を介して接続され、データの授受を行うデータ伝
送制御装置に関する。

【０００２】

【従来の技術】一般的に、オフィス等でよく使用される
電子ファイリングシステムの情報ファイル装置は、検索
し読み出した所望の画像情報をＣＲＴ等の表示装置に表
示するかまたは、プリンタ等の端末装置に出力して目視
できるようになっている。

【０００３】通常、画像情報を端末装置に出力する場
合、データ伝送制御装置と端末装置とをシリアル伝送路
を介して、情報ファイル装置と端末装置間でデータ伝送
を行っている。情報ファイル装置にはその要求に応じ
て、端末装置が出力するデータを受信データとして伝送
し、あるいは情報ファイル装置の指示により情報ファイ
ル装置が出力するデータを送信データとして端末装置に
伝送する。つまり、データ伝送制御装置は、情報ファイ
ル装置と端末装置間とでデータ伝送の仲介の役割をして
いるわけである。

【０００４】ところで、このようなデータ伝送制御装置
においては、データの送受信待機状態（情報ファイル装
置からのデータ送信指示または端末装置からのデータ受
信の待機状態）の場合、不用意に端末装置の電源が投入
されたとき、あるいは、シリアル伝送路がＲｅａｄｙ
（データ送受信可能状態）の場合に、シリアル伝送路の
接続ケーブルが離脱または再接続されたとき、または、
オペレータの不注意によって端末装置の電源が遮断され
たとき、端末装置の制御部内の過渡現象によってシリア
ル伝送路にノイズが混入することが間々あり、そのノイ
ズが不所望にも所定のデータ形式と合致するとそれは、
正規のデータとして伝送され、その結果装置の誤動作を
引き起こす恐れがあった。

【０００５】この問題解決のために、従来装置において
は根本的解決は見いだされていなかった。

【０００６】

【発明が解決しようとする課題】本発明は、このような
事情に鑑みなされたものであり、情報処理装置と端末装
置間とのデータの授受をシリアル伝送路にて行うデータ
伝送制御装置において、シリアル伝送路に混入するノイ
ズを遮断し、誤動作を起こさないようなデータ伝送制御
装置を提供するものである。

【０００７】

【課題を解決するための手段】本発明のデータ伝送制御
装置は、情報処理装置と端末装置との間でシリアル伝送
路を介して、データ伝送を行うデータ伝送制御装置にお
いて、前記シリアル伝送路の複数の伝送方式パラメータ
から遅延時間を算出する算出手段と、送信データおよび
受信データを記憶する第１の記憶手段と、前記算出手段
で算出した遅延時間を一時的に記憶する第２の記憶手段
と、前記シリアル伝送路の送信および受信クロックを生
成するクロック生成手段と、前記シリアル伝送路のチャ
ンネルをオープンにするタイミングを前記遅延時間だけ
遅延するように制御する制御手段を具備することを特徴
とするものである。

【０００８】また、前記算出手段は、前記遅延時間をＴ＝ｔ１×（１＋ｔ２＋ｔ３＋ｔ４）ただし、Ｔ：遅延時間ｔ１：１ビット当りの伝送時間ｔ２：データ長ｔ３：パリテイ数ｔ４：ストップビット数により算出することを特徴とするものである。

【０００９】

【作用】本発明のデータ伝送制御装置は、シリアル伝送
路の伝送方式パラメータから遅延時間を算出し、シリア
ル伝送路のチャンネルをオープンにするタイミングを先
に算出した遅延時間だけ遅延させる。

【００１０】

【実施例】図１乃至図３はいずれも本発明の一実施例を
情報ファイル装置について示したものであり、図１は本
発明に係るデータ伝送制御装置の構成を示すブロック
図、図２は共有メモリの記憶内容を示す模式図および図
３はデータ送受信制御の手順を示したフローチャート図
ある。

【００１１】図１において、（１）は情報ファイル装置
であり、画像情報や検索情報の記録、読み出しあるいは
検索等の装置全体の制御を司るシステム制御部（２）と
データ伝送制御装置（３）の共有メモリ（７）がバス
（４）によって接続されており、情報ファイル装置
（１）とデータ伝送制御装置（３）間のコマンドの授受
が行われる。（５）はＣＰＵでＲＯＭ（６）に格納され
ている図３に示すような手順が制御プログラムに従っ
て、共有メモリ（７）およびローカルメモリ（８）の初
期化あるいはタイマー（９）、シリアル入出力制御部
（１０）の制御および伝送方法パラメータから遅延時間
の算出等を行う。（７）は共有メモリで図２に示すよう
に、１バイトの受信データを記憶する受信データバッフ
ァ、送信データを１バイト単位で１１８バイトまで記憶
する送信データバッファ、送信データのデータ数を記憶
する送信データサイズバッファ、伝送方式パラメータを
記憶する伝送方式パラメータ用ポート、システム制御部
（２）から送出されるコマンドを記憶するコマンド・コ
ントロール・ポート（ＣＣＰ）およびＣＰＵ（５）から
送出されるコマンドを記憶するコマンド・ステータス・
ポート（ＣＳＰ）から記憶様態をなしている。（８）は
ローカルメモリで、シリアル入出力制御部（１０）から
転送された受信データおよびＣＰＵ（５）が算出した遅
延時間等を一時的に記憶する。（９）はシリアル伝送路
（１１）の送信および受信のクロックを生成するタイマ
ー、（１０）はシリアル入出力制御部でシリアル伝送路
（１１）から出力される後述するＤＳＲ（ＤａｔａＳ
ｅｔＲｅｅａｄｙ）信号を検出することにより、シリ
アル伝送路（１１）がＲｅａｄｙか否かを監視する。ま
た、シリアル伝送路（１１）のチャンネルをオープンに
するタイミングを前述の遅延時間により制御する。（１
１）はシリアル伝送路で、シリアル入出力制御部（１
０）と端末装置（１２）とを接続する。（１３）はＣＰ
Ｕ（５）、ＲＯＭ（６）、共有メモリ（７）、ローカル
メモリ（８）、タイマー（９）およびシリアル入出力制
御部（１０）を接続するローカルバスである。

【００１２】さて、前述したように構成されたデータ伝
送制御装置において、図３のフローチャートを参照して
データの送受信の処理手順について説明する。

【００１３】まず、情報フアイル装置（１）の電源がＯ
Ｎされると、ＣＰＵ（５）は共有メモリ（７）内の受信
データバッファ、送信データバッファ、ＣＣＰおよびＣ
ＳＰとローカルメモリ（８）およびシリアル入出力制御
部（１０）内のデータバッファを初期化（Ｓ１）し、タ
イマー（９）にデータ送信受信のタイミングの基本クロ
ックの生成を開始させるクロック生成開始コマンドを送
出（Ｓ２）する。システム制御部（２）は共有メモリ
（７）が初期化されたことをうけて、伝送方式指定コマ
ンドを送出し、共有メモリ（７）のＣＣＰに該コマンド
を記憶する。一方、共有メモリ（７）の伝送方式パラメ
ータ用ポートに１ビツト当りの伝送時間、データ長、ス
トップビート数およびパリティ数からなるシリアル伝送
路（１１）の伝送方式パラメータを記憶する。つづい
て、ＣＰＵ（５）は伝送方式指定コマンドがＣＣＰに送
出されたか（Ｓ３）否かを判断し、「伝送方式指定コマ
ンド送出あり」と判断するとＣＰＵ（５）は共有メモリ
（７）の伝送方式パラメータポートに記憶された伝送方
式パラメータを読み出し（Ｓ４）、遅延時間をＴ＝ｔ１×（１＋ｔ２＋ｔ３＋ｔ４）ただし、Ｔ：遅延時間ｔ１：１ビット当りの伝送時間ｔ２：データ長ｔ３：パリティ数ｔ４：ストツプビット数により算出（Ｓ５）する。たとえば、ｔ１＝１／９６０
０秒、ｔ２＝８ビット、ｔ３＝１ビット、ｔ４＝１ビツ
トの場合、Ｔ＝１．１５ミリ秒になる。算出した遅延時
間は一時的にローカルメモリ（８）に記憶（Ｓ６）し、
シリアル入出力制御部（１０）対してシリアル伝送路
（１１）のチャンネルをオープンせしめるように制御
（Ｓ７）する。

【００１４】以上の処理が終了するとＣＰＵ（５）は共
有メモリ（７）のＣＳＰにデータ送受信待機状態である
という旨のコマンドを書き込んで、これで装置自体がシ
ステム制御部（２）からのデータの送信または端末装置
からのデータの受信待機状態（Ｓ８）となる。

【００１５】ここで、シリアル伝送路（１１）とＤＳＲ
信号について説明する。端末装置（１２）の電源が電源
ＯＮ状態のときはシリアル伝送路（１１）はＲｅａｄｙ
になり、端末装置（１２）の電源がＯＦＦ状態あるいは
シリアル伝送路（１１）において、ケーブルが接続され
ていない等のときはシリアル伝送路（１１）はＲｅａｄ
ｙにならない。このシリアル伝送路（１１）がＲｅａｄ
ｙでない場合には、ＤＳＲ信号をシリアル入出力制御部
（１０）に出力して、シリアル入出力制御部（１０）が
ＤＳＲ信号を検出すようになっている。

【００１６】そこで、ステップ９（Ｓ９）において、Ｃ
ＰＵ（５）はシリアル入出力制御部（１０）のＤＳＲ信
号検出有無状態をポーリングにより読み取り、シリアル
伝送路（１１）がＲｅａｄｙか（Ｓ９）否かを判断す
る。「シリアル伝送路（１１）はＲｅａｄｙである」と
判断すると、次に、シリアル入出力制御部（１０）から
データ受信割り込み要求（端末装置（１２）が受信デー
タをシリアル伝送路（１１）に出力し、シリアル入出力
制御部（１０）がその受信データを受けＣＰＵ（５）に
対して受信データ処理の実行を要求すること）があるか
（Ｓ１０）否か判断する。データ受信割込み要求があれ
ばデータ受信処理（Ｓ１１）の実行に移る。

【００１７】ここで、データ受信処理について説明す
る。ＣＰＵ（５）はシリアル入出力制御部（１０）内の
データバッファからの受信データを共有メモリ（７）の
受信データバッファに転送し、受信データ処理コマンド
を送出しＣＳＰに該コマンドを記憶する。システム制御
部（２）は、このコマンドを受けて受信データの受信処
理を行う。システム制御部（２）はこの受信データの受
信処理を完了するとデータ受信完了コマンドを送出し、
共有メモリ（７）のＣＣＰに記憶する。ＣＰＵ（５）は
データ受信完了コマンドを受けて次の受信データを共有
メモリ（７）の受信データバッファに転送し、後は前述
の処理を繰り返し全ての受信データが処理される。

【００１８】なお、システム制御部（２）側の処理が完
了する前に端末装置（１２）から次の受信データ（ｎ）
がシリアル入出力制御部（１０）に受信された場合は、
ＣＰＵ（５）はシリアル入出力制御部（１１）のデータ
バッファからローカルメモリ（８）に転送することによ
り、その次の受信データ（ｎ＋１）により重ね書きされ
てシリアル入出力制御部（１１）のデータバッファに記
憶されている受信データ（ｎ）が破壊されるのを防止し
ている。

【００１９】再度、ステップ１０（Ｓ１０）に戻って、
逆に、ＣＰＵ（５）が「データ受信割込み要求はない」
と判断すると、次は、システム制御部（２）から共有メ
モリ（７）のＣＣＰにデータを送信するというデータ送
信コマンドが送出されたか（Ｓ１２）否かを判断する。
「データ送信コマンド無し」と判断すると、データ送受
信待機状態（Ｓ８）に戻り、「データ送信コマンド有
り」と判断した場合は、データ送信処理（Ｓ１３）の実
行に移る。

【００２０】データ送信処理について説明する。システ
ム制御部（２）は送信する送信データを共有メモリ
（７）の送信データバッファに１バイトずつ１１８バイ
トまで送り、同時にそのデータ数を共有メモリ（７）の
送信データサイズバッファに記憶する。次に、データ送
信処理コマンドを送出して共有メモリ（７）のＣＣＰに
該コマンドを記憶する。すると、ＣＰＵ（５）はこのコ
マンドにより、共有メモリ（７）の送信データバッファ
に記憶された送信データを１バイトずつシリアル入出力
制御部（１０）のデータバッファへ転送し、シリアル伝
送路（１１）を介して端末装置（１２）へ送信する。１
１８バイト全てのデータの送信が完了すると、ＣＰＵ
（５）はデータ送信完了コマンドを送出して、ＣＳＰに
これを記憶する。引き続きデータを送信する場合は、前
述の処理を繰り返す。

【００２１】再度、ステップ９（Ｓ９）に戻って、ＣＰ
Ｕ（５）が「シリアル伝送路（１１）はＲｅａｄｙでな
い」と判断すると、シリアル入出力制御部（１１）をデ
ータ送受信禁止状態に制御（Ｓ１４）する。そして、シ
リアル伝送路Ｕｎｒｅａｄｙコマンドを送出（Ｓ１５）
し、共有メモリ（７）のＣＳＰに該コマンドを記憶す
る。ＣＰＵ（５）はシリアル伝送路（１１）がＲｅａｄ
ｙになるまで、シリアル入出力制御部（１０）のＤＳＲ
信号検出有無状態をポーリングにより読み取り、シリア
ル伝送路（１１）がＲｅａｄｙか（Ｓ１６）否かを判断
する。ＤＳＲ信号が出力されなくなり「シリアル伝送路
（１１）はＲｅａｄｙになった」と判断すると、ステッ
プ５（Ｓ５）で算出した遅延時間をローカルメモリ
（８）から読み出す（Ｓ１７）。そして、読み出した遅
延時間だけシリアル伝送路（１１）の送受信クロックの
生成を遅延するようにタイマー（９）を制御する。この
制御によって、シリアル入出力制御部（１０）はシリア
ル伝送路（１１）のチャンネルをオープンにするタイミ
ングを遅延時間だけ遅延（Ｓ１８）させる。つまり、デ
ータ送受信のタイミングを遅らせシリアル伝送路（１
１）に混入したノイズが出し尽くされた後に、ＣＰＵ
（５）は共有メモリ（７）のＣＳＰにデータ送受信待機
状態であるという旨のコマンドを書き込んで、これで装
置自体がシステム制御部（２）からのデータの送信また
は端末装置からのデータの受信待機状態（Ｓ８）とな
る。後は、前述したようなルーチンで処理が行われる。

【００２２】

【発明の効果】以上説明したように本発明によれば、端
末装置の電源ＯＮ、ＯＦＦあるいはシリアル伝送路にお
けるケーブルの離脱、再接続等によってシリアル伝送路
に混入するノイズを遮断するような構成としたので、ノ
イズによる誤動作防止が図れる。また、伝送方式パラメ
ータを変えることにより遅延時間が可変できるので、必
要最小限の遅延時間でデータ処理速度の向上が可能であ
る。

【図面の簡単な説明】

【図１】情報ファイル装置における本発明に係るデータ
伝送制御装置の構成を示すブロック図である。

【図２】共有メモリの記憶内容を示す模式図である。

【図３】データ送受信制御の手順を示したフローチャー
ト図ある。

【符号の説明】

１情報ファイル装置２システム制御部３データ伝送制御装置４バス５ＣＰＵ６ＲＯＭ７共有メモリ８ローカルメモリ９タイマー１０シリアル入出力制御部１１シリアル伝送路１２端末装置１３ローカルバス

Claims

【特許請求の範囲】

【請求項１】情報処理装置と端末装置との間でシリ
アル伝送路を介して、データ伝送を行うデータ伝送制御
装置において、前記シリアル伝送路の複数の伝送方式パラメータから遅
延時間を算出する算出手段と、送信データおよび受信デ
ータを記憶する第１の記憶手段と、前記算出手段で算出
した遅延時間を一時的に記憶する第２の記憶手段と、前
記シリアル伝送路の送信および受信クロックを生成する
クロック生成手段と、前記シリアル伝送路のチャンネル
をオープンにするタイミングを前記遅延時間だけ遅延す
るように制御する制御手段を具備することを特徴とする
データ伝送制御装置。
【請求項２】前記算出手段は、前記遅延時間をＴ＝ｔ１×（１＋ｔ２＋ｔ３＋ｔ４）ただし、Ｔ：遅延時間ｔ１：１ビット当りの伝送時間ｔ２：データ長ｔ３：パリテイ数ｔ４：ストップビット数により算出することを特徴とする請求項１記載のデータ
伝送制御装置。