JPH06283545A - 集積回路上の小特徴に接点を付ける方法及びこの方法によるヘテロ接合バイポーラトランジスタ - Google Patents

集積回路上の小特徴に接点を付ける方法及びこの方法によるヘテロ接合バイポーラトランジスタ

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JPH06283545A JP5258607A JP25860793A JPH06283545A JP H06283545 A JPH06283545 A JP H06283545A JP 5258607 A JP5258607 A JP 5258607A JP 25860793 A JP25860793 A JP 25860793A JP H06283545 A JPH06283545 A JP H06283545A
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Abstract

(57)【要約】 【目的】 ０．５μｍ以下の臨界寸法のエミッタメサの
ような小特徴に高信頼性接点を容易に取り付け可能とす
る。 【構成】 １形式においては，集積回路の半導体面１２
に、これから突起する小特徴１０とその周りの小領域を
除き、ホトレジトのような除去可能プレーナ化材料層を
堆積し、次いで、導体薄層１６を全面堆積し、その上に
堆積したホトレジストマスク層にホトリソグラフィで設
けた開口を通して導体薄層１６の小特徴１０とその周り
の小領域を覆う部分上に相互接続金属２０をめっきによ
って堆積する。マスク層、除去可能プレーナ化材料層及
び導体薄層１６の露出部分を、それぞれ、エッチング除
去する。これで信頼性かつ小キャパシタンス電気接点２
０が小特徴１０に設けられる。この構造全体の表面に絶
縁薄層２１を堆積して、相互接続金属２０と面１２上の
他の金属との短絡を防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路の小
特徴に信頼性接続を設ける方法に関する。
【０００２】
【従来の技術】この分野においては、これまで、集積回
路上の小特徴に電気接続を設けることが困難であるとさ
れている。小特徴寸法のために、このような金属接続を
区画する従来の技術はホトリソグラフィ中に非常に厳密
な整合裕度に従わねばならずかつ僅かな不整合から起こ
る短絡を減少させるために絶縁材料を使用しなければな
らない。これらの技術は、小特徴を縮小する能力を制限
し、かつ歩留まりとスループットを低下させる。絶縁材
料の使用は、その金属接続と他の特徴との間のキャパシ
タンスを増大し、これは多くの応用に好ましくない。
【０００３】
【発明が解決しようとする課題】半導体小特徴に信頼性
接点を設けることについての問題に対する過去の解決
は、その特徴寸法がその接点に順応するのに充分に大き
いことを必要としてきた。ヘテロ接合バイポーラトラン
ジスタのエミッタに接点を付ける典型的な先行技術の調
査研究は、そのメサを絶縁体で以て被覆し、そのメサの
頂上においてこの絶縁体に窓を区画し、次いでこのエミ
ッタに接触するために相互接続金属をこの窓を通して堆
積することに係わってきた。このプロセスは、この絶縁
体内窓の整合、及びメタライゼーションプロセスに大き
い重要度を置く。エミッタ幅は約２μｍ未満であること
が必要とされ、マスク整合に対する裕度は、可なり歩留
まり損失を起こすようになる。本発明は、これらの問題
を解決する。
【０００４】
【課題を解決するための手段】本発明の１形式において
は、集積回路上の特徴に接点を付ける方法が開示され、
この方法は次を含む。すなわち、この特徴の部分が除去
可能プレーナ化材料の上方へ延びるようにこの特徴の周
りにこの除去可能プレーナ化材料を堆積するステップ、
この特徴の上方の露出領域とこの特徴を囲む領域とを除
きマスク層が全てを覆うように、このマスク層をこの除
去可能プレーナ化材料層上に堆積するステップ、この露
出領域上に相互接続接点材料を堆積するステップ、及び
この露出領域上に堆積されたこの相互接続材料を残し
て、このマスク層とこの除去可能プレーナ化材料を除去
するステップ、これによって、信頼性、小キャパシタン
ス電気接点が非常に小さい特徴に設けられる。
【０００５】本発明の他の形式においては、ヘテロ接合
バイポーラトランジスタのメサに接点を付ける方法が次
を含む。すなわち、このメサの部分が除去可能プレーナ
化材料の上方へ延びるようにこのメサの周りにこの除去
可能プレーナ化材料を堆積するステップ、相互接続パタ
ーン内にこのメサに重なる開口を有するホトレジスト層
をこの除去可能材料の頂上に堆積するステップ、この開
口内に相互接続接点材料を堆積するステップ、このホト
レジストを除去するステップ、及びこの除去可能プレー
ナ化材料を除去するステップ。
【０００６】本発明のなお他の形式においては、ヘテロ
接合バイポーラトランジスタが次を含む。すなわち、相
互接続メタライゼーションで以て完全に覆わている頂面
を有するエミッタメサであって、このメタライゼーショ
ンがこのエミッタメサの縁から延びる、このエミッタメ
サ、及びベース接点であって、その部分がこのエミッタ
メサの縁から延びるこの相互接続メタライゼージョンの
下に在り、かつこのエミッタメサのこの縁から延びるこ
の相互接続メタライゼーションとこのベース接点とはエ
アギャップによって垂直に分離されている、このベース
接点。
【０００７】本発明の利点は、この方法が先行技術プロ
セスにおいて必要とされた整合ステップの数を減少さ
せ、更に相互接続金属の整合が臨界的でなく、これによ
って、先行技術を使用して可能であったよりも遥かに小
さい特徴に接点を付けることを可能にすると云うことで
ある。その相互接続を形成するのに使用されたプレーナ
化材料が後続のプロセスステップにおいて除去されるの
で、寄生キャパシタンスも先行技術におけるより遥かに
小さい。この改善されたプロセスは、０. ５μｍ以下の
臨界接点寸法を備えるバイポーラトランジスタ、量子ド
ット、及び縦形ダイオードに適しており、かつ大きい構
造に接点を付けるに当たり不利になることはほとんどな
い。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は先行技術の構造の断面図であり、図２〜９は
本発明の第１好適実施例の方法の完成に至る種々のステ
ップにおける半導体表面の断面図であり、図１０〜１７
は、本発明の第２好適実施例の方法の完成に至る種々の
ステップにおける半導体表面の断面図である。
【０００９】異なる図面において対応する符号は、別に
指示がなければ、対応する部分を参照する。
【００１０】半導体小特徴に接点を付ける先行技術の方
法において、有機絶縁体（一般に、ポリアミド）がこの
小特徴を覆うためにスピンコーティングされ、次いで、
この特徴の頂上を露出するためにエッチングバックされ
る。次いで、相互接続金属がこの特徴上に蒸着又はめっ
きされる。図１に示されるように、その結果の構造は、
相互接続金属２を有し、この相互接続金属は小特徴４に
接触し、この小特徴はポリアミド層６を伴い、このポリ
アミド層は相互接続金属２と、ヘテロ接合バイポーラト
ランジスタに対するベース接点のような、メタライゼー
ション８との間の短絡に対する保護を提供する。この調
査研究に伴う問題は、相互接続金属２とメタライゼーシ
ョン８との間の空間を完全に満たすこのポリアミド層が
ヘテロ接合バイポーラトランジスタのようなデバイスの
高周波性能を劣化させる寄生キャパシタンスを形成する
と云うことである。このポリアミド層を除去することに
係わる困難性のために、このポリアミド層は、処理の後
にこの構造上に普通残される。加えて、先行技術の方法
においては、その絶縁体（ポリアミド）は、スピンコー
ティングによって、一般に、液体状態で帯着される。ス
ピンコーティングは、比較的制御不足をまぬかれず、ド
ライデポジション技術と比較されたとき、非信頼性構造
を招く。
【００１１】本発明の第１好適実施例の方法において
は、図２に示された半導体小特徴１０は、周りの半導体
面１２の上方へ延びる。この方法を最も効果的にするた
めに、接点を付けようとするこの特徴は、好適には、周
りの特徴に対して突起している。この方法を使用して接
点を付けらる得るであろう特徴の例は、ヘテロ接合バイ
ポーラトランジスタのエミッタメサ、量子ドットばかり
でなく、縦形ダイオード、及び精確ホトリソグラフィ整
合を必要とする方法で以て接点を付けられるには小さ過
ぎるあらゆる他の特徴である。
【００１２】図３に示される本発明の第１好適実施例の
第１ステップは、小特徴１０を覆う、ホトレジストのよ
うな、除去可能プレーナ化材料層１４の堆積である。次
に、このホトレジストがＯ2 プラズマを使用する反応イ
オンエッチングによってエッチングされて、図４に示さ
れるように、特徴１０の頂上及びその側面の小部分を露
出させる。もし所望されるならば、選択非突起領域をプ
レーナ化材料層１４のホトリソグラフィパターン化によ
って露出させることもできる。
【００１３】本発明のこの好適実施例においては、相互
接続金属は、めっきによってこの小特徴に帯着されるこ
とになっている。図５に示されるように、導体薄層１
６、例えば、厚さ約１, ０００ÅのスパッタＡｕ薄膜
が、小特徴１０及びプレーナ化材料層１４を覆うように
堆積される。従来のホトリソグラフィを使用して、その
相互接続金属のための所望パターンが第２ホトレジスト
層、すなわち、マスク層１８内に区画される。図６参
照。次いで、相互接続金属２０、この実施例においては
Ａｕは、図７に示されるように、マスク層１８の開口部
分内に約１μｍから３μｍの間（好適には、約１μｍ）
の厚さにめっきされる。次に、マスク層１８が、（例え
ば、ブランケット露出及び現像によって）除去される。
例えば、スパッタＡｕの導体薄層１６が、次いで、Ａｕ
エッチング溶液に漬けられることによって除去される。
プレーナ化材料層１４も、好適には、Ｏ2 プラズマによ
って除去される。プレーナ化材料層１４を除去するのに
アセトンも使用されることがある。この結果、図８に示
されたこの構造内に、製造に臨界的なホトリソフラフィ
整合を必要としない信頼性かつ低抵抗接点を備える半導
体小特徴が得られる。注目すべきことは、このプロセス
が図１に示された先行技術の構造の層６の場合における
ように支持絶縁薄層がその相互接続金属の下に残ること
を必要としないと云うことである。したがって、相互接
続金属２０と半導体面１２上のいかなるメタライゼーシ
ョンとの間のキャパシタンスも、図１に示された構造に
おけるよりも遥かに小さい。この絶縁薄層を含むことの
利点、すなわち、相互接続金属がその半導体面上の金属
と短絡することを防止することは、図９の層２１によっ
て示されるように、その全構造にわたり絶縁体（ＳｉＯ
2 、Ｓｉ3 Ｎ4 、又は同様の容易に堆積される絶縁体）
の薄層（約３, ０００Å）を堆積することによって維持
される。
【００１４】本発明の第２好適実施例においては、図１
０に示されるように、薄い（約１,０００Å）の絶縁
体、例えば、Ｓｉ3 Ｎ4 又はＳｉ2 2 の絶縁薄層２２
が、小特徴１０を覆うように堆積される。次に、図１１
に示されるように、ホトレジストのような、除去可能プ
レーナ化材料層２４が、この絶縁薄層に覆われた半導体
表面をプレーナ化するためにスピンコーティングされ
る。プレーナ化材料層２４は、Ｏ2 プラズマによって漸
次的にかつ均一にエッチングダウンされて、図１２に示
されるように、小特徴１０の上方で絶縁薄層２２を露出
させる。この絶縁薄層のこの露出は、小特徴１０の頂上
及び小部分が露出されるまでエッチング除去される。こ
れの結果、図１３の構造を得る。第１好適実施例におけ
るように、パターン化ホトレジストマスク層２６が、図
１４に示されるように、小特徴１０の上及びその近旁を
除き、この構造を覆うように堆積される。図１５に示さ
れるように、次いで、約１μｍから３μｍの間（好適に
は、約１μｍ）の厚さの相互接続金属２８がマスク層２
６の開口内に蒸着によって堆積される。相互接続金属２
８は第１好適実施例におけるようにめっきによっても帯
着されてもよいが、しかしながら、このような場合に
は、図６の層１６のような導体薄層は、好適には、マス
ク層２６が堆積される前に帯着される。マスク層２６及
びプレーナ化材料層２４、及び相互接続金属２８のマス
ク層２６の頂上にある部分は、次いで、アセトンリフト
オフによって除去されて、図１６に示された構造露出さ
せる。
【００１５】図１６の構造内の絶縁薄層２２は、相互接
続金属２８が半導体面１２上に必要とされることがある
いかなるメタライゼーションとも接触するのを防止する
ことを更に保証する。この接触が起こるかもしれない例
は、図１７に示されるように、エミッタメサ、すなわ
ち、小特徴１０と自己整合したベース接点３０を有する
ヘテロ接合バイポーラトランジスタ内である。この結
果、ベース接点３０は、相互接続金属２８の縁の下に存
在しかつ、もし介在絶縁薄層２２がないならば、ベース
接点３０との短絡を招くおそれがある。本発明によるこ
の構造は、相互接続金属２とメタライゼージョン８、す
なわち、ベース接点との間の空間を完全に満たす図１の
厚いポリアミド層６ではなくてただ絶縁薄層２２を有す
ることから図１の先行技術に優る利点を有する。図１７
の構造は、相互接続金属２８とベース接点３０との間の
空間、すなわち、エアギャップのために、図１の構造の
有するよりも遥かに小さいベース−エミッタ寄生キャパ
シタンスを有する。したがって、本発明の方法は、その
特徴を囲む接点に伴う大きい寄生キャパシタンスと云う
不利な代償を受けることなくこの特徴の縁から延びる金
属で以てこの小特徴に接点を付けることを可能にする。
【００１６】注目すべきことは、図１７の構造の構成材
料の全ては、液体帯着（すなわち、スピンコーティン
グ）でなくてドライプロセス（すなわち、蒸着又はスパ
ッタリング）で以て帯着可能である。したがって、ポリ
アミドのような、有機材料を処理の終了においてその構
造上に残されないと云う仕方で、この構造を製造するこ
とができる。半導体内のこれらの材料の使用に関連した
信頼性欠如の問題は、したがって、回避される。
【００１７】本発明の少数の好適実施例が上に詳細に説
明された。云うまでもなく、本発明の範囲は、説明され
たこれらの実施例と異なる実施例であるがしかしなおそ
の特許請求の範囲内にあるものも含む。
【００１８】外部及び内部接続は、オーミック、容量
性、直接、又は間接、介在回路経由又はその他であって
もよい。実現は、離散構成要素、又はシリコン、ガリウ
ムひ素、もしくはその他の電子材料系列内の全面集積化
回路においてばかりでなく、光ベース又は他の技術ベー
ス形式及び実施例においても想定される。
【００１９】本発明は、解説用の実施例を参照して説明
されたが、この説明が限定的に解釈されることを意図し
ているのではない。本発明のこれら解説用実施例ばかり
でなく他の実施例の種々の変形及び組合わせは、この説
明を参照すればこの技術の熟練者にとって明白である。
例えば、上に説明された好適実施例はエミッターアップ
ヘテロ接合バイポーラポランジスタであったが、そのト
ランジスタはコレクタアップトランジスタであってもよ
い。したがって、前掲の特許請求の範囲は、このような
あらゆる変形及び実施例を包含する。
【００２０】以上の説明に関して更に以下の項を開示す
る。
【００２１】（１） 集積回路上の特徴に接点を付ける
方法であって、前記特徴の部分が除去可能プレーナ化材
料の上方へ延びるように前記特徴の周りに前記除去可能
プレーナ化材料を堆積するステップと、前記除去可能プ
レーナ化材料の上方にマスク層を堆積するステップであ
って、前記マスク層は前記特徴の上方の露出領域と前記
特徴の周りの領域とを除き全てを覆う、前記マスク層を
堆積するステップと、前記露出領域上に相互接続接点材
料を堆積するステップと、前記露出領域上に堆積された
前記相互接続接点材料を残して、前記マスク層と前記除
去可能プレーナ化材料を除去するステップであって、前
記除去によって信頼性かつ小キャパシタンス電気接点が
小特徴に設けられる前記除去するステップと、を含む方
法。
【００２２】（２） 第１項記載の方法であって、前記
除去可能プレーナ化材料を堆積するステップの前に絶縁
薄層を堆積するステップを更に含む方法。
【００２３】（３） 第２項記載の方法において、前記
絶縁薄層は約１, ０００Åの厚さを有する、方法。
【００２４】（４） 第３項記載の方法において、前記
絶縁薄層の材料はＳｉＯ2 とＳｉ2Ｎ3 とを含む群から
採用される、方法。
【００２５】（５） 第１項記載の方法において、前記
除去可能プレーナ化材料はホトレジストである、方法。
【００２６】（６） 第１項記載の方法において、前記
マスク層の材料はホトレジストである、方法。
【００２７】（７） 第１項記載の方法であって、前記
マスク層を堆積する前に前記除去可能材料層と前記除去
可能材料層の上方へ延びる前記特徴の前記部分とを覆う
ように導体材料を堆積するステップを更に含み、前記相
互接続接点材料はめっきプロセスによって堆積される、
方法。
【００２８】（８） 第１項記載の方法において、前記
相互接続接点材料はＡｕである、方法。
【００２９】（９） ヘテロ接合バイポーラトランジス
タのメサに接点を付ける方法であって、メサの部分が除
去可能プレーナ化材料の上方へ延びるように前記メサの
周りに前記除去可能プレーナ化材料を堆積するステップ
と、前記除去可能プレーナ化材料の頂上にホトレジスト
層を堆積するステップであって、前記ホトレジスト層は
相互接続パターン内で前記メサに重なる開口を有する、
前記ホトレジスト層を堆積するステップと、前記開口内
に相互接続接点材料を堆積するステップと、前記ホトレ
ジスト層を除去するステップと、前記除去可能プレーナ
化材料を除去するステップとを含む方法。
【００３０】（１０） 第９項記載の方法であって、前
記除去可能プレーナ化材料を堆積するステップの前に絶
縁薄層を堆積するステップを更に含む方法。
【００３１】（１１） 第１０項記載の方法において、
前記絶縁薄層は約１, ０００Åの厚さを有する、方法。
【００３２】（１２） 第１１項記載の方法において、
前記絶縁薄層の材料はＳｉＯ2 とＳｉ2 Ｎ3 とを含む群
から採用される、方法。
【００３３】（１３） 第９項記載の方法において、前
記除去可能プレーナ化材料はホトレジストである、方
法。
【００３４】（１４） 第９項記載の方法であって、前
記ホトレジスト層を前記堆積するステップの前に前記除
去可能材料層と前記除去可能材料層の上方へ延びる前記
メサの前記部分とを覆うように導体材料を堆積するステ
ップを更に含み、前記相互接続接点材料はめっきプロセ
スによって堆積される、方法。
【００３５】（１５） 相互接続メタライゼーションで
以て完全に覆わている頂面を有するエミッタメサであっ
て、前記メタライゼーションが前記エミッタメサの縁か
ら延びる、前記エミッタメサと、ベース接点であって、
該接点の部分が前記エミッタメサの前記縁から延びる前
記相互接続メタライゼージョンの下に在り、かつ前記エ
ミッタメサの前記縁から延びる前記相互接続メタライゼ
ーションと前記ベース接点とはエアギャップによって垂
直に分離されている、前記ベース接点とを含むヘテロ接
合バイポーラトランジスタ。
【００３６】（１６） 第１５項記載のヘテロ接合バイ
ポーラトランジスタであって、前記エミッタメサと前記
ベース接点とを覆う絶縁薄層を更に含むヘテロ接合バイ
ポーラトランジスタ。
【００３７】（１７） 第１６項記載のヘテロ接合バイ
ポーラトランジスタにおいて、前記絶縁薄層はまた前記
メタライゼーションを覆う、ヘテロ接合バイポーラトラ
ンジスタ。
【００３８】（１８） 第１６項記載のヘテロ接合バイ
ポーラトランジスタにおいて、前記絶縁薄層は約１, ０
００Åの厚さを有する、ヘテロ接合バイポーラトランジ
スタ。
【００３９】（１９） 第１８項記載のヘテロ接合バイ
ポーラトランジスタにおいて、前記絶縁薄層の材料はＳ
ｉ2 Ｎ3 とＳｉＯ2 とを含む群から採用される、ヘテロ
接合バイポーラトランジスタ。
【００４０】（２０） 第１６項記載のヘテロ接合バイ
ポーラトランジスタにおいて、前記絶縁薄層はドライプ
ロセスで以て帯着される、ヘテロ接合バイポーラトラン
ジスタ。
【００４１】（２１） 全体的に、及び本発明の１形式
においては、集積回路上の特徴に接点を付ける方法が開
示され、前記方法は、前記特徴１０の部分が除去可能プ
レーナ化材料１４の上方へ延びるように前記特徴１０の
周りに前記除去可能プレーナ化材料１４を堆積するステ
ップと、前記除去可能プレーナ化材料層１４上に前記マ
スク層１８を堆積するステップであって、マスク層１８
は前記特徴１０の上方の露出領域と前記特徴１０の周り
の領域とを除き全てを覆う、前記マスク層を前記堆積す
るステップと、前記露出領域上に相互接続接点材料２０
を堆積するステップと、前記露出領域上に堆積された前
記相互接続材料２０を残して、前記マスク層１８と前記
除去可能プレーナ化材料１４とを除去するステップであ
って、前記除去によって、信頼性、小キャパシタンス電
気接点が小特徴１０に設けられる、前記除去するステッ
プとを含む。
【図面の簡単な説明】
【図１】先行技術の構造の断面図。
【図２】本発明の第１好適実施例の方法における初期半
導体表面の断面図。
【図３】本発明の第１好適実施例の方法における除去可
能プレーナ化材料層の堆積を含む第１ステップの断面
図。
【図４】本発明の第１好適実施例の方法における小特徴
の選択露出ステップの断面図。
【図５】本発明の第１好適実施例の方法における導体薄
層の堆積ステップの断面図。
【図６】本発明の第１好適実施例の方法におけるパター
ン化第２ホトレジスト層の形成ステップの断面図。
【図７】本発明の第１好適実施例の方法における相互接
続金属の堆積ステップの断面図。
【図８】本発明の第１好適実施例の方法におけるホトレ
ジスト、プレーナ化材料層及び導体薄層の除去ステップ
の断面図。
【図９】本発明の第１好適実施例の方法における絶縁薄
層の堆積を含む最終ステップの断面図。
【図１０】本発明の第２好適実施例の方法における絶縁
薄層堆積ステップの断面図。
【図１１】本発明の第２好適実施例の方法における除去
可能プレーナ化材料の堆積ステップの断面図。
【図１２】本発明の第２好適実施例の方法における絶縁
薄層の選択露出ステップの断面図。
【図１３】本発明の第２好適実施例の方法における小特
徴の選択露出ステップの断面図。
【図１４】本発明の第２好適実施例の方法におけるパタ
ーン化第２ホトレジスト層の形成ステップの断面図。
【図１５】本発明の第２好適実施例の方法における相互
接続金属の堆積ステップの断面図。
【図１６】本発明の第２好適実施例の方法におけるホト
レジスト及び導体薄層の除去ステップの断面図。
【図１７】本発明の好適実施例のヘテロ接合バイポーラ
トランジスタの断面図。
【符号の説明】 １０ 半導体小特徴 １２ 半導体面 １４ 除去可能プレーナ化材料層 １６ 導体薄層 １８ ホトレジストのマスク層 ２０ 相互接続金属 ２１ 絶縁薄層 ２２ 絶縁薄層 ２４ 除去可能プレーナ化材料層 ２６ ホトレジストのマスク層 ２８ 相互接続金属 ３０ ベース接点

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路上の特徴に接点を付ける方法で
    あって、 前記特徴の部分が除去可能プレーナ化材料の上方へ延び
    るように前記特徴の周りに前記除去可能プレーナ化材料
    を堆積するステップと、 前記除去可能プレーナ化材料の上方にマスク層を堆積す
    るステップであって、前記マスク層は前記特徴の上方の
    露出領域と前記特徴の周りの領域とを除き全てを覆う、
    前記マスク層を堆積するステップと、 前記露出領域上に相互接続接点材料を堆積するステップ
    と、 前記露出領域上に堆積された前記相互接続接点材料を残
    して、前記マスク層と前記除去可能プレーナ化材料を除
    去するステップであって、前記除去によって信頼性かつ
    小キャパシタンス電気接点が小特徴に設けられる前記除
    去するステップと、 を含む方法。
  2. 【請求項２】 相互接続メタライゼーションで以て完全
    に覆わている頂面を有するエミッタメサであって、前記
    メタライゼーションが前記エミッタメサの縁から延び
    る、前記エミッタメサと、 ベース接点であって、該接点の部分が前記エミッタメサ
    の前記縁から延びる前記相互接続メタライゼージョンの
    下に在り、かつ前記エミッタメサの前記縁から延びる前
    記相互接続メタライゼーションと前記ベース接点とはエ
    アギャップによって垂直に分離されている、前記ベース
    接点とを含むヘテロ接合バイポーラトランジスタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5641712A (en) * 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
KR0170498B1 (ko) * 1995-11-21 1999-03-30 양승택 T형 게이트 전극의 형성방법
US6960263B2 (en) * 2002-04-25 2005-11-01 Applied Materials, Inc. Shadow frame with cross beam for semiconductor equipment
US9059196B2 (en) 2013-11-04 2015-06-16 International Business Machines Corporation Bipolar junction transistors with self-aligned terminals
US9159817B2 (en) 2013-11-19 2015-10-13 International Business Machines Corporation Heterojunction bipolar transistors with an airgap between the extrinsic base and collector
US10211090B2 (en) * 2016-10-12 2019-02-19 Globalfoundries Inc. Transistor with an airgap for reduced base-emitter capacitance and method of forming the transistor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1224803A (en) * 1967-03-01 1971-03-10 Sony Corp Semiconductor devices
US3624454A (en) * 1969-09-15 1971-11-30 Gen Motors Corp Mesa-type semiconductor device
US4731340A (en) * 1987-02-24 1988-03-15 Rockwell International Corporation Dual lift-off self aligning process for making heterojunction bipolar transistors
JP2576165B2 (ja) * 1987-11-30 1997-01-29 日本電気株式会社 バイポーラトランジスタの製造方法
JPH01189163A (ja) * 1988-01-25 1989-07-28 Matsushita Electric Ind Co Ltd バイポーラトランジスタの製造方法
JPH01189167A (ja) * 1988-01-25 1989-07-28 Matsushita Electric Ind Co Ltd バイポーラトランジスタの製造方法
JPH01241867A (ja) * 1988-03-23 1989-09-26 Mitsubishi Electric Corp ヘテロ接合バイポーラトランジスタおよびその製造方法
JPH02116135A (ja) * 1988-10-25 1990-04-27 Nec Corp ヘテロ接合バイポーラトランジスタの製造方法
US4954457A (en) * 1988-10-31 1990-09-04 International Business Machines Corporation Method of making heterojunction bipolar transistors
US5001534A (en) * 1989-07-11 1991-03-19 At&T Bell Laboratories Heterojunction bipolar transistor
US5166083A (en) * 1991-03-28 1992-11-24 Texas Instruments Incorporated Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes
US5168071A (en) * 1991-04-05 1992-12-01 At&T Bell Laboratories Method of making semiconductor devices
US5208184A (en) * 1991-04-30 1993-05-04 Texas Instruments Incorporated P-n junction diffusion barrier employing mixed dopants

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