JPH06290064A - 故障許容データレコーダ - Google Patents

故障許容データレコーダ

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JPH06290064A
JPH06290064A JP4176932A JP17693292A JPH06290064A JP H06290064 A JPH06290064 A JP H06290064A JP 4176932 A JP4176932 A JP 4176932A JP 17693292 A JP17693292 A JP 17693292A JP H06290064 A JPH06290064 A JP H06290064A
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ローレンス アップトン エリック
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グスタフ エニーディ アーサー
Grant Joseph Stockton
ジョセフ ストックトン グラント
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  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は、フライトデータの信頼性の
ある高速記憶が可能な故障許容半導体フライトデータレ
コーダを提供することにある。 【構成】 フライトデータの信頼性のある高速記憶が可
能な故障許容半導体フライトデータレコーダ。本発明の
フライトデータレコーダは、コントローラ／メモリモジ
ュールのアレーが並列コントローラ／メモリチェーンに
配置されており且つ個々のコントローラ／メモリモジュ
ールがサブモジュールに区分されている分散形モジュラ
アーキテクチャを採用している。この分散形アーキテク
チャは、故障したコントローラ／メモリモジュール又は
故障したメモリサブモジュールをバイパスすることがで
き、これにより、コントローラ機能及びメモリ機能の故
障許容が可能になる。また、モジュラアーキテクチャ
は、コントローラ／メモリモジュールの個数を任意の必
要な記憶サイズに適応させるべく容易に構成できると共
に、並列コントローラ／メモリチェーンの個数を任意の
必要なデータ速度に適応させるべく構成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広くはフライトデータ
レコーダに関し、より詳しくは、半導体フライトデータ
レコーダに関する。
【０００２】
【従来の技術】一般に、フライトデータレコーダは、飛
行試験データの記憶のために航空機に使用され且つ種々
の搭載機器からのデータの記憶のために宇宙船に使用さ
れている。飛行という悪環境に耐え得るように改良され
た慣用的な磁気テープレコーダがフライトデータレコー
ダとして広く使用されている。しかしながら、磁気テー
プレコーダは多数の可動部品を有しており、よく壊れ易
い。また、磁気テープレコーダはデータ伝達速度が比較
的遅い。
【０００３】Capotsの米国特許第4,970,648 号には、フ
ライトデータの記憶に半導体ＲＡＭの大規模アレーを用
いた半導体フライトデータレコーダが開示されている。
この装置の種々のコントロール機能はＣＰＵ（中央処理
装置）によって行われる。この半導体装置は、従来の磁
気テープレコーダよりも高速で且つ信頼性があるけれど
も、今日の絶えず増大するデータ伝達速度及びより複雑
なデータ処理条件に要求される速度及び信頼性は得られ
ない。従って、依然として、高速且つ信頼性のあるフラ
イトデータレコーダが要望されており、本発明はこの要
望を確実に達成できるものである。
【０００４】
【発明が解決しようとする課題】本発明の目的は、フラ
イトデータの信頼性のある高速記憶が可能な故障許容半
導体フライトデータレコーダ（fault-tolerant solid-s
tate flight data recorder)を提供することにある。
【０００５】
【課題を解決するための手段】本発明のフライトデータ
レコーダは、コントローラ／メモリモジュールのアレー
が１つ以上の並列コントローラ／メモリチェーンに配置
されており且つ個々のコントローラ／メモリモジュール
がサブモジュールに区分されている分散形モジュラアー
キテクチャを採用している。この分散形アーキテクチャ
は、故障したコントローラ／メモリモジュール又は故障
したメモリサブモジュールをバイパスすることができ、
これにより、コントローラ機能及びメモリ機能の両機能
の故障許容が可能になる。このモジュラアーキテクチャ
は、コントローラ／メモリモジュールの個数を任意の必
要な記憶サイズに適応させるべく容易に構成できると共
に、並列コントローラ／メモリチェーンの個数を任意の
必要なデータ速度に適応させるべく構成できる。
【０００６】本発明の故障許容半導体フライトデータレ
コーダは、直列に配置された、１対の並列デマルチプレ
クサと、１対の並列エラー訂正エンコーダと、１つ以上
の並列コントローラ／メモリチェーンと、１対の並列エ
ラー訂正デコーダと、１対の並列マルチプレクサとを有
している。並列デマルチプレクサ及びエラー訂正エンコ
ーダは冗長入力チャンネルを形成しており、フライトデ
ータを、並列コントローラ／メモリチェーンに記憶する
のに適したフォームに変換する。並列エラー訂正デコー
ダ及びマルチプレクサは冗長出力チャンネルを形成して
おり、データを、その元のフォームに戻す変換をして検
索できるようにする。
【０００７】より詳しくは、デマルチプレクサは、高速
直列入力データストリームを、コントローラ／メモリチ
ェーンに記憶させるのに適した低速並列データストリー
ムに変換する。デマルチプレキシングの後、データは、
エラー訂正エンコーダによりエラー訂正できるようにコ
ード化され、次にコントローラ／メモリチェーンに記憶
される。各コントローラ／メモリチェーンは、直列に配
置された、入力チャンネルセレクタと、複数のコントロ
ーラ／メモリモジュールと、出力チャンネルセレクタと
を有している。入力チャンネルセレクタ及び出力チャン
ネルセレクタは、１つのチャンネルに故障が生じた場合
に、一方の入力チャンネルセレクタ又は出力チャンネル
セレクタから、それぞれ、他方の入力チャンネルセレク
タ又は出力チャンネルセレクタに切り替わる。各コント
ローラ／メモリチェーンにおけるコントローラ／メモリ
モジュールは並列対に配置されていて、１つ以上の故障
したコントローラ／メモリモジュールをバイパスするこ
とができる。フライトデータレコーダからデータが検索
されるとき、データは、エラー訂正デコーダによりあら
ゆるエラーが訂正され、次に、マルチプレクサによりマ
ルチプレキシング（多重化）されて、元の高速直列デー
タストリームを再現する。
【０００８】各コントローラ／メモリモジュールはコン
トローラと、メモリモジュールとを有している。コント
ローラはフライトデータレコーダについての種々のコン
トロール機能を遂行し、メモリモジュールはメモリサブ
モジュールにデータを記憶する。各コントローラは、デ
ータバス及びコントローラバスを介して、次の並列対の
コントローラ／メモリモジュールの２つのコントローラ
に接続されている。この３ポートアーキテクチャは、故
障したコントローラ及びそのコントローラ／メモリモジ
ュールをバイパスすることができる。
【０００９】コントローラは、５つの基本的なシーケン
スコントロール機能を遂行する。これらのコントロール
機能すなわち作動モードとは、リセットモード、コント
ローラ試験モード、メモリ試験モード、書込みモード、
及び読出しモードである。最初の３つのコントロール機
能は、レコーダが最初にスイッチオンされて、フライト
データレコーダの作動の準備が整ったときに遂行され
る。リセットモードはレコーダのレジスタを初期化し、
コントローラ試験モードは故障した（すなわち不良の）
コントローラを識別してバイパスし、メモリ試験モード
は故障した（すなわち不良の）メモリサブモジュールを
識別してバイパスする。書込みモード及び読出しモード
は、メモリモジュールにデータを書き込み及びメモリモ
ジュールからデータを読み出す。
【００１０】以上から、本発明はフライトデータレコー
ダの分野に大きな進歩をもたらすものであることが理解
されよう。本発明の他の特徴及び利点は、本発明の原理
を示す添付図面に関連して述べる以下の詳細な説明から
明らかになるであろう。
【００１１】
【実施例】図示を目的とする添付図面に示すように、本
発明は、フライトデータの信頼性のある高速記憶が可能
な故障許容半導体フライトデータレコーダとして具現さ
れている。本発明のフライトデータレコーダは、コント
ローラ／メモリモジュールのアレーが１つ以上の並列コ
ントローラ／メモリチェーンに配置されており且つ個々
のコントローラ／メモリモジュールがサブモジュールに
区分されている分散形モジュラアーキテクチャを採用し
ている。この分散形アーキテクチャは、故障したコント
ローラ／メモリモジュール又は故障したメモリサブモジ
ュールをバイパスすることができ、これにより、コント
ローラ機能及びメモリ機能の両機能の故障許容が可能に
なる。このモジュラアーキテクチャは、コントローラ／
メモリモジュールの個数を任意の必要な記憶サイズに適
応させるべく容易に構成できると共に、並列コントロー
ラ／メモリチェーンの個数を任意の必要なデータ速度に
適応させるべく構成できる。
【００１２】図１に示すように、本発明の故障許容半導
体フライトデータレコーダは、直列に配置された、１対
の並列デマルチプレクサ１０と、１対の並列エラー訂正
エンコーダ１２と、１つ以上の並列コントローラ／メモ
リチェーン１４と、１対の並列エラー訂正デコーダ１６
と、１対の並列マルチプレクサ１８とを有している。並
列デマルチプレクサ１０及びエラー訂正エンコーダ１２
は冗長入力チャンネルを形成しており、フライトデータ
を、並列コントローラ／メモリチェーン１４に記憶する
のに適したフォームに変換する。並列エラー訂正デコー
ダ１６及びマルチプレクサ１８は冗長出力チャンネルを
形成しており、データを、その元のフォームに戻す変換
をして検索できるようにする。
【００１３】より詳しくは、デマルチプレクサ１０は、
ライン２０の高速直列入力データストリームを、コント
ローラ／メモリチェーン１４に記憶させるのに適した低
速並列データストリームに変換する。デマルチプレキシ
ングの後、データは、エラー訂正エンコーダ１２により
エラー訂正できるようにコード化され、次にコントロー
ラ／メモリチェーン１４に記憶される。各コントローラ
／メモリチェーン１４は、直列に配置された、入力チャ
ンネルセレクタ２２と、複数のコントローラ／メモリモ
ジュール２４（Ｃ／Ｍ1 〜Ｃ／ＭN ）と、出力チャンネ
ルセレクタ２６とを有している。入力チャンネルセレク
タ２２及び出力チャンネルセレクタ２６は、１つのチャ
ンネルに故障が生じた場合に、一方の入力チャンネルセ
レクタ２２又は出力チャンネルセレクタ２６から、それ
ぞれ、他方の入力チャンネルセレクタ２２又は出力チャ
ンネルセレクタ２６に切り替わる。各コントローラ／メ
モリチェーン１４におけるコントローラ／メモリモジュ
ール２４は並列対に配置されていて、１つ以上の故障し
たコントローラ／メモリモジュール２４をバイパスする
ことができる。フライトデータレコーダからデータが検
索されるとき、データは、エラー訂正デコーダ１６によ
りあらゆるエラーが訂正され、次に、マルチプレクサ１
８によりマルチプレキシングされて、ライン２８に元の
高速直列データストリームを再現する。
【００１４】図２に示すように、各コントローラ／メモ
リモジュール２４はコントローラ３０と、メモリモジュ
ール３２とを有している。コントローラ３０はフライト
データレコーダについての種々のコントロール機能を遂
行し、メモリモジュール３２はメモリサブモジュールに
データを記憶する。各コントローラ３０は、データバス
３４及びコントローラバス３６を介して、次の並列対の
コントローラ／メモリモジュール２４の２つのコントロ
ーラ３０に接続されている。図３に示すように、この３
ポートアーキテクチャは、故障したコントローラ３０及
びそのコントローラ／メモリモジュール２４をバイパス
することができる。データバス３４はまた、コントロー
ラ３０をメモリモジュール３２にも接続している。
【００１５】コントローラ３０は、５つの基本的なシー
ケンスコントロール機能を遂行する。これらのコントロ
ール機能すなわち作動モードとは、リセットモード、コ
ントローラ試験モード、メモリ試験モード、書込みモー
ド、及び読出しモードである。最初の３つのコントロー
ル機能は、レコーダが最初にスイッチオンされて、フラ
イトデータレコーダの作動の準備が整ったときに遂行さ
れる。リセットモードはレコーダのレジスタを初期化
し、コントローラ試験モードは故障した（すなわち不良
の）コントローラ３０を識別してバイパスし、メモリ試
験モードは故障した（すなわち不良の）メモリサブモジ
ュールを識別してバイパスする。書込みモード及び読出
しモードは、メモリモジュール３２にデータを書き込み
及びメモリモジュール３２からデータを読み出す。
【００１６】図３に示すように、各コントローラ３０
は、ポートマルチプレクサ３８と、データレジスタ４０
と、コントローラ試験手段４２と、メモリコントローラ
４４と、メモリ試験手段４６とを有している。ポートマ
ルチプレクサ３８は、アクティブコントローラとして事
前指定されている先行の並列対のコントローラ／メモリ
モジュール２４のコントローラ３０からのデータバス３
４及びコントローラバス３６のそれぞれのデータ信号及
びコントロール信号を受ける。しかしながら、この指定
コントローラ３０がコントローラ試験に合格していない
場合には、先行の並列対のコントローラ／メモリモジュ
ール２４の他のコントローラ３０が指定コントローラ３
０となり、ポートマルチプレクサ３８は、このコントロ
ーラ３０からのデータ信号及びコントロール信号を受け
る。データレジスタ４０は、暫定記憶データ信号及びコ
ントロール信号が次のコントローラ／メモリモジュール
２４に送られる前のこれらの信号のバッファ、又は暫定
記憶データがメモリモジュール３２に書き込まれる前
（又は該メモリモジュール３２から読み出された後）の
暫定記憶データのバッファである。データレジスタ４０
は、リセットモードによりリセットされる。
【００１７】指定コントローラ３０のコントローラ試験
手段４２は、次の並列対のコントローラ／メモリモジュ
ール２４における２つのコントローラ３０についてのコ
ントローラ試験を遂行する。コントローラ試験手段４２
は試験パターンを発生し、該試験パターンを２つのコン
トローラ３０に適用する。次に、コントローラ試験手段
４２は試験パターンを読み直して、全てのコントローラ
のレジスタ及びゲートが適正に作動していることを確認
する。
【００１８】メモリモジュール３２は、サブモジュール
に配置されたＳＲＡＭ（スタティックＲＡＭ）又はＤＲ
ＡＭ（ダイナミックＲＡＭ）のような半導体ＲＡＭチッ
プのアレーで構成するのが好ましい。メモリコントロー
ラ４４は、ＲＡＭチップをコントロール及びアドレスし
て読出し／書込み作動させ、且つＤＲＡＭをリフレッシ
ュする。メモリ試験手段４６は、既知のデータパターン
をＲＡＭチップに書き込み、次にＲＡＭチップからデー
タパターンを読み直すことにより、ＲＡＭチップについ
てメモリ試験を遂行する。ＲＡＭチップは、不良である
ことが見出されたときに、全てのメモリモジュール３２
が使用できなくなってしまうことのないようにサブモジ
ュールに配置されている。サブモジュールは、エラーの
数が所定の或る閾値を超えた場合にのみ不良であるとし
て見出される。
【００１９】各コントローラ／メモリチェーン１４にお
いて、データは、最初にコントローラ／メモリモジュー
ルＣ／Ｍ1 に書き込まれ、次に、コントローラ／メモリ
モジュールＣ／ＭN-1 及びＣ／ＭN が充満されるまで、
Ｃ／Ｍ2 、Ｃ／Ｍ3 、Ｃ／Ｍ 4 の順に書き込まれる。デ
ータは、同じ順序でコントローラ／メモリモジュール２
４から検索され、これにより、ＦＩＦＯ（先入れ先出
し）作動が行われる。コントローラ／メモリチェーン１
４の１つのコントローラ／メモリモジュール２４のみ
が、メモリからの読出し及びメモリへの書込みを同時に
行うため、電力消費が大幅に低減される。しかしなが
ら、他のコントローラ／メモリモジュール２４がデータ
をバイパスし、又はこれらのＤＲＡＭをリフレッシュす
ることもできる。
【００２０】並列コントローラ／メモリチェーン１４の
個数は入力データの速度に基づくところが大きく、一
方、各チェーン１４のコントローラ／メモリモジュール
２４の個数は記憶すべきデータの量に基づくところが大
きい。しかしながら、１つのコントローラ／メモリモジ
ュール２４当たりのメモリ量の選択にはトレードオフが
含まれる。１つのコントローラ／メモリモジュール２４
当たりに大量のメモリ量を選択する場合には、モジュー
ル２４の個数は少なくなり且つデータをこれらのモジュ
ール２４に通して高速でクロックできるが、コントロー
ラ３０が不良であることが見出されると、使用できなく
なるメモリ量は大きくなる。
【００２１】本発明の好ましい実施例においては、フラ
イトデータレコーダが、４つの並列コントローラ／メモ
リチェーン１４及び２００M bit/sec の入力データ速度
を有している。２００M bit/sec の入力データ速度は
１：６４の比率でデマルチプレキシングされ、高速直列
入力チャンネルを 3.125 M bit/secで６４個の並列チャ
ンネルに変換する。いかなるエラー訂正も適用されず、
各コントローラ／メモリチェーン１４は１６bit （ビッ
ト）を受ける。この１６bit は、４つのサブモジュール
にグループ化された１６個の４×1024K ＤＲＡＭのメモ
リモジュールに記憶される。データがフライトデータレ
コーダから検索されると、データは６４：１の比率でマ
ルチプレキシングされ、元の２００M bit/sec の直列デ
ータストリームを再現する。
【００２２】以上から、本発明はフライトデータレコー
ダの分野に大きな進歩をもたらすものであることが理解
されよう。本発明の好ましい実施例について図示し且つ
説明したが、本発明の精神及び範囲から逸脱することな
く他の改造及び変更をなし得ることは明らかである。例
えば１つの変更は、二重データバスを用いて同時読出し
及び書込み作動が行えるようにすることである。従っ
て、本発明は特許請求の範囲の記載以外の制限を受ける
ものではない。
【図面の簡単な説明】
【図１】本発明による故障許容半導体フライトデータレ
コーダの構成を示すブロック図である。
【図２】コントローラモジュールとメモリモジュールと
の間の相互接続を示すブロック図である。
【図３】コントローラ／メモリモジュールの構成を示す
ブロック図である。
【符号の説明】
１０ 並列デマルチプレクサ １２ 並列エラー訂正エンコーダ １４ 並列コントローラ／メモリチェーン １６ 並列エラー訂正デコーダ １８ 並列マルチプレクサ ２０ ライン ２２ 入力チャンネルセレクタ ２４ コントローラ／メモリモジュール ２６ 出力チャンネルセレクタ ２８ ライン ３０ コントローラ ３２ メモリモジュール ３４ データバス ３６ コントローラバス ３８ ポートマルチプレクサ ４０ データレジスタ ４２ コントローラ試験手段 ４４ メモリコントローラ ４６ メモリ試験手段
【手続補正書】
【提出日】平成５年１月１１日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリック ローレンス アップトン アメリカ合衆国 カリフォルニア州 90278 レドンド ビーチ カーティス １−2516 (72)発明者 アーサー グスタフ エニーディ アメリカ合衆国 カリフォルニア州 90278 レドンド ビーチ ヴァンダービ ルト レーン エフ−2111 (72)発明者 グラント ジョセフ ストックトン アメリカ合衆国 カリフォルニア州 90805 ロング ビーチ サウス 302 ア トランティック 6477

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 故障許容フライトデータレコーダにおい
    て、 直列入力データストリームを並列データストリームに変
    換するデマルチプレクサと、 データを記憶するための、１つ以上の並列コントローラ
    ／メモリチェーンに配置されたコントローラ／メモリモ
    ジュールの分散形アレーとを有しており、各コントロー
    ラ／メモリモジュールのメモリがメモリサブモジュール
    に区分されており、故障したコントローラ／メモリモジ
    ュール又は故障したメモリサブモジュールをバイパスし
    てコントローラ機能及びメモリ機能の両機能の故障許容
    ができ、 データがフライトデータレコーダから検索されるとき
    に、コントローラ／メモリチェーンからの並列データス
    トリームを直列出力データストリームに変換するマルチ
    プレクサを更に有していることを特徴とする故障許容フ
    ライトデータレコーダ。
  2. 【請求項２】 前記コントローラ／メモリモジュールが
    各コントローラ／メモリチェーンにおいて並列対に配置
    されていて、故障したコントローラ／メモリモジュール
    をバイパスできることを特徴とする請求項１に記載の故
    障許容フライトデータレコーダ。
  3. 【請求項３】 前記コントローラ／メモリチェーンに記
    憶する前に、エラー訂正できるようにデータをコード化
    するエラー訂正エンコーダと、 フライトデータレコーダからデータが検索されるとき
    に、あらゆるエラーについてデータを訂正するエラー訂
    正デコーダとを更に有していることを特徴とする請求項
    １に記載の故障許容フライトデータレコーダ。
  4. 【請求項４】 前記デマルチプレクサ及びエラー訂正エ
    ンコーダが、冗長入力チャンネルを形成するための１対
    の並列デマルチプレクサ及び１対の並列エラー訂正エン
    コーダを備えていることを特徴とする請求項３に記載の
    故障許容フライトデータレコーダ。
  5. 【請求項５】 前記マルチプレクサ及びエラー訂正デコ
    ーダが、冗長出力チャンネルを形成するための１対の並
    列マルチプレクサ及び１対の並列エラー訂正デコーダを
    備えていることを特徴とする請求項３に記載の故障許容
    フライトデータレコーダ。
  6. 【請求項６】 前記各コントローラ／メモリチェーン
    が、１つの入力チャンネルに故障が生じたときに、１つ
    の入力チャンネルから他の入力チャンネルに切り替える
    入力チャンネルセレクタを備えていることを特徴とする
    請求項４に記載の故障許容フライトデータレコーダ。
  7. 【請求項７】 前記各コントローラ／メモリチェーン
    が、１つの出力チャンネルに故障が生じたときに、１つ
    の出力チャンネルから他の出力チャンネルに切り替える
    出力チャンネルセレクタを備えていることを特徴とする
    請求項５に記載の故障許容フライトデータレコーダ。
  8. 【請求項８】 前記各コントローラ／メモリモジュール
    が、 フライトデータレコーダについての種々のコントロール
    機能を遂行するコントローラと、 サブモジュールに区分されたメモリモジュールとを備え
    ていることを特徴とする請求項２に記載の故障許容フラ
    イトデータレコーダ。
  9. 【請求項９】 前記各コントローラ／メモリモジュール
    が、データバス及びコントローラバスを介して、次の並
    列対のコントローラ／メモリモジュールにおける２つの
    コントローラに接続されていることを特徴とする請求項
    ８に記載の故障許容フライトデータレコーダ。
  10. 【請求項１０】 前記コントローラが５つの基本的コン
    トロール機能を遂行し、これらのコントロール機能すな
    わち作動モードが、リセットモード、故障したコントロ
    ーラを識別してバイパスするコントローラ試験モード、
    故障したメモリサブモジュールを識別してバイパスする
    メモリ試験モード、書込みモード、及び読出しモードで
    あることを特徴とする請求項９に記載の故障許容フライ
    トデータレコーダ。
  11. 【請求項１１】 前記各コントローラが、 先行する並列対のコントローラ／メモリモジュールにお
    ける指定コントローラからのデータ及びコントローラバ
    スに関するデータ信号及びコントロール信号を受けるポ
    ートマルチプレクサと、 データ信号及びコントロール信号を暫定記憶するデータ
    レジスタと、 次の並列対のコントローラ／メモリモジュールにおける
    ２つのコントローラについてのコントローラ試験を行う
    コントローラ試験手段と、 メモリモジュールをコントロールし且つアドレスするメ
    モリコントローラと、 メモリサブモジュールについてのメモリ試験を遂行する
    メモリ試験手段とを備えており、メモリサブモジュール
    は、エラーの数が所定の或る閾値を超えた場合にのみ不
    良であるとされることを特徴とする請求項１０に記載の
    故障許容フライトデータレコーダ。
  12. 【請求項１２】 データを記憶するための１つ以上の並
    列コントローラ／メモリチェーンを有しており、各コン
    トローラ／メモリチェーンがコントローラ／メモリモジ
    ュールの分散形アレーを備えており、故障したコントロ
    ーラ／メモリモジュールをバイパスしてコントローラ機
    能及びメモリ機能の両機能についての故障許容ができる
    ことを特徴とする故障許容データレコーダ。
  13. 【請求項１３】 前記コントローラ／メモリモジュール
    が各コントローラ／メモリチェーンにおいて並列対に配
    置されており、故障したコントローラ／メモリモジュー
    ルをバイパスできることを特徴とする請求項１２に記載
    の故障許容データレコーダ。
  14. 【請求項１４】 コントローラ／メモリチェーンに記憶
    させるための、直列入力データストリームを並列データ
    ストリームに変換するデマルチプレクサと、 データがデータレコーダから検索されるときに、コント
    ローラ／メモリチェーンからの並列データストリームを
    直列出力データストリームに変換するマルチプレクサを
    更に有していることを特徴とする請求項１２に記載の故
    障許容データレコーダ。
  15. 【請求項１５】 前記コントローラ／メモリチェーンに
    記憶する前に、エラー訂正できるようにデータをコード
    化するエラー訂正エンコーダと、 データレコーダからデータが検索されるときに、あらゆ
    るエラーについてデータを訂正するエラー訂正デコーダ
    とを更に有していることを特徴とする請求項１４に記載
    の故障許容データレコーダ。
  16. 【請求項１６】 前記各コントローラ／メモリモジュー
    ルが、 データレコーダについての種々のコントロール機能を遂
    行するコントローラと、 データを記憶するための、サブモジュールに区分された
    メモリモジュールとを備えていることを特徴とする請求
    項１３に記載の故障許容データレコーダ。
  17. 【請求項１７】 前記各コントローラ／メモリモジュー
    ルが、データバス及びコントローラバスを介して、次の
    並列対のコントローラ／メモリモジュールにおける２つ
    のコントローラに接続されていることを特徴とする請求
    項１６に記載の故障許容データレコーダ。
  18. 【請求項１８】 前記コントローラが５つの基本的コン
    トロール機能を遂行し、これらのコントロール機能すな
    わち作動モードが、リセットモード、故障したコントロ
    ーラを識別してバイパスするコントローラ試験モード、
    故障したメモリサブモジュールを識別してバイパスする
    メモリ試験モード、書込みモード、及び読出しモードで
    あることを特徴とする請求項１７に記載の故障許容デー
    タレコーダ。
  19. 【請求項１９】 前記各コントローラが、 先行する並列対のコントローラ／メモリモジュールにお
    ける指定コントローラからのデータ及びコントローラバ
    スに関するデータ信号及びコントロール信号を受けるポ
    ートマルチプレクサと、 データ信号及びコントロール信号を暫定記憶するデータ
    レジスタと、 次の並列対のコントローラ／メモリモジュールにおける
    ２つのコントローラについてのコントローラ試験を行う
    コントローラ試験手段と、 メモリモジュールをコントロールし且つアドレスするメ
    モリコントローラと、 メモリサブモジュールについてのメモリ試験を遂行する
    メモリ試験手段とを備えており、メモリサブモジュール
    は、エラーの数が所定の或る閾値を超えた場合にのみ不
    良であるとされることを特徴とする請求項１８に記載の
    故障許容データレコーダ。
  20. 【請求項２０】 １つ以上の並列コントローラ／メモリ
    チェーンにデータを記憶させるステップを有しており、
    各コントローラ／メモリチェーンがコントローラ／メモ
    リモジュールの分散形アレーを備えており、故障したコ
    ントローラ／メモリモジュールをバイパスしてコントロ
    ーラ機能及びメモリ機能の両機能についての故障許容が
    できることを特徴とする故障許容データ記憶方法。
  21. 【請求項２１】 前記コントローラ／メモリモジュール
    が各コントローラ／メモリチェーンにおいて並列対に配
    置されていて、故障したコントローラ／メモリモジュー
    ルをバイパスできることを特徴とする請求項２０に記載
    の故障許容データ記憶方法。
  22. 【請求項２２】 コントローラ／メモリチェーンに記憶
    させるため、直列入力データストリームを並列データス
    トリームに変換するステップと、 データがフライトデータレコーダから検索されるとき
    に、コントローラ／メモリチェーンからの並列データス
    トリームを直列出力データストリームに変換する工程と
    を更に有していることを特徴とする請求項２０に記載の
    故障許容データ記憶方法。
  23. 【請求項２３】 前記コントローラ／メモリチェーンに
    記憶する前に、エラー訂正できるようにデータをコード
    化するステップと、 データレコーダからデータが検索されるときに、あらゆ
    るエラーについてデータを訂正するステップとを更に有
    していることを特徴とする請求項２２に記載の故障許容
    データ記憶方法。
  24. 【請求項２４】 前記各コントローラ／メモリモジュー
    ルが、データレコーダについての種々のコントロール機
    能を遂行するコントローラと、データを記憶するためサ
    ブモジュールに区分されたメモリモジュールとを備えて
    いることを特徴とする請求項２１に記載の故障許容デー
    タ記憶方法。
  25. 【請求項２５】 前記各コントローラ／メモリモジュー
    ルが、データバス及びコントローラバスを介して、次の
    並列対のコントローラ／メモリモジュールにおける２つ
    のコントローラに接続されていることを特徴とする請求
    項２４に記載の故障許容データ記憶方法。
  26. 【請求項２６】 前記コントローラが５つの基本的コン
    トロール機能を遂行し、これらのコントロール機能すな
    わち作動モードが、リセットモード、故障したコントロ
    ーラを識別してバイパスするコントローラ試験モード、
    故障したメモリサブモジュールを識別してバイパスする
    メモリ試験モード、書込みモード、及び読出しモードで
    あることを特徴とする請求項２５に記載の故障許容デー
    タ記憶方法。
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