JPH06290107A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】複数のプロセッサからアクセス可能なキャッシ
ュメモリを備えた情報処理装置において、プロセッサ数
が増加してもキャッシュのヒット率の低下が小さく、十
分なメモリ性能を達成できる、キャッシュ制御方式を提
供すること。 【構成】プロセッサからのメモリアクセス要求が、キャ
ッシュにヒットせず、主記憶から該当ブロックデータを
読み出した場合、該要求発生元の上位キャッシュの有無
や、該要求の属性に応じて、図２に示される主記憶アク
セス制御１４と、キャッシュ登録抑止回路１５の働きに
より、該ブロックデータをキャッシュに登録する処理を
抑止することにより、キャッシュ登録動作によるキャッ
シュメモリのビジー率の上昇を抑える、キャッシュメモ
リ制御方式。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ制御
方式に関し、特にキャッシュメモリを備えた中間記憶装
置を有する情報処理装置において、メモリアクセス要求
発生装置からのアクセス要求が、該キャッシュメモリに
ヒットしなかった場合、主記憶装置からブロックデータ
を転送し、該キャッシュメモリに登録するか否かを、ア
クセス要求発行元にさらに上位のキャッシュメモリを有
しているか、あるいは該アクセス要求の属性によって選
択的に行い、メモリアクセス要求発生装置内のキャッシ
ュメモリと、中間記憶装置内のキャッシュメモリと、主
記憶装置とを高効率に使用することを目的とする、キャ
ッシュメモリ制御方式に関するものである。

【０００２】

【従来の技術】従来のキャッシュメモリを備えた中間記
憶装置を有する情報処理装置においては、メモリアクセ
ス要求発生装置からの読み出し／書き込み要求が、中間
記憶装置内のキャッシュメモリにヒットしなかった場合
の中間記憶装置内での処理は、該要求の発行元、あるい
は該要求の属性には無関係に、すべての要求に対して、
主記憶装置から該当するブロックデータを転送し、中間
記憶装置内のキャッシュメモリに登録した後、あるいは
その動作のある段階で、読み出し／書き込みを実施する
ものであった。

【０００３】ところが、こうしたキャッシュメモリ制御
方式では、メモリアクセス要求発生装置の台数が増加し
た場合、メモリアクセス要求発生装置１台あたりの中間
記憶装置内のキャッシュメモリの割当てが小さくなるこ
とにより、中間記憶装置内のキャッシュメモリにヒット
する確率が小さくなってしまい、主記憶装置からの読み
出し動作や、中間記憶装置内のキャッシュメモリに登録
する動作が増加し、これが他のメモリアクセス要求発生
装置からのアクセス要求の動作に影響を与えるため、特
にマルチプロセッサのシステムにおけるメモリ性能に関
して問題となっていた。

【０００４】この場合の解決策として、メモリアクセス
要求発生装置の台数にあわせて、中間記憶装置内のキャ
ッシュメモリの容量を増加させることが考えられるが、
一般にキャッシュメモリには、高速アクセス可能な記憶
素子を使用するためそのコストが高く、実現上の問題点
があった。

【０００５】また、これとは別に、主記憶装置の誤り訂
正コード単位の一部分のみを書き替える書き込み要求
が、中間記憶装置内のキャッシュメモリにヒットしなか
った場合で、該書き込み要求を直接主記憶装置に対して
行う必要があるときには、従来は、一旦誤り訂正コード
の一単位分を読み出し、この読み出しデータに対し書き
込みデータを混ぜ込み、さらに一単位分の誤り訂正コー
ドを新しく作成した後に再度書き込みを行わなくてはな
らず、このため、主記憶メモリのビジー時間が長くな
り、また、このための専用論理回路などが必要であっ
た。

【０００６】

【発明が解決しようとする課題】本発明は、上記問題点
に関し、メモリアクセス要求発生装置の台数が増加して
も、中間記憶装置内のキャッシュメモリにヒットする確
率の低下が少なく、かつ該キャッシュメモリにヒットし
ない場合の主記憶装置からの読み出し動作、及び該キャ
ッシュメモリへの登録の動作のうち、特に該キャッシュ
メモリへの登録動作を頻繁に行わないようにすることに
より、他のメモリアクセス要求発生装置からのアクセス
要求の動作に与える影響を小さくし、特にマルチプロセ
ッサにおけるメモリ性能を確保することを可能とする、
キャッシュメモリ制御方式を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、メモリアクセス要求発生装置からの要
求が、中間記憶装置内のキャッシュメモリにヒットした
場合に動作する、従来からの機能のほかに、特に、メモ
リアクセス要求が、中間記憶装置内のキャッシュメモリ
にヒットしなかった場合に動作する、中間記憶装置内の
以下の機能が備えられる。ただし、以下の項番３に示さ
れる主記憶装置は、従来の技術をそのまま流用して実現
できるものである。

【０００８】（１）メモリアクセス要求発生装置からの
読み出し要求が、中間記憶装置内のキャッシュメモリに
ヒットしなかったとき、主記憶装置からの転送ブロック
データを、中間記憶装置内のキャッシュメモリ登録する
動作を、該要求の発生元、あるいは要求の属性によって
抑止する機能 （２）メモリアクセス要求発生装置からの書き込み要求
が、中間記憶装置内のキャッシュメモリにヒットしなか
ったとき、該要求の発行元、及び書き込みデータのバイ
ト数と主記憶装置のＥＣＣ単位幅との比較によって、主
記憶装置から中間記憶装置内のキャッシュメモリに、該
当ブロックデータを転送／登録するか否かを選択し、ま
た、該当ブロックデータを転送／登録する場合には、中
間記憶装置内のキャッシュメモリに書き込みを行い、該
当ブロックデータを転送／登録しない場合には、主記憶
装置に書き込みを行うよう書き込み先を選択する機能 （３）主記憶装置には、書き込みを行う際、中間記憶装
置からの指示によって、１ブロック単位に一度に書き込
みを行う動作と、１バンク単位に書き込みをする動作の
２つを、中間記憶装置からの指示により選択して行うこ
とが可能な機能、また、主記憶装置にバンク単位に書き
込みを行う場合には、異なるバンクへの書き込みを並列
に動作可能とする機能

【０００９】

【作用】本発明によれば、メモリアクセス要求発生装置
からのアクセス要求が、中間記憶装置内のキャッシュメ
モリにヒットした場合には、従来の処理方法どおりに、
中間記憶装置内のキャッシュメモリに対して、読み出し
／書き込みの動作が行われる。

【００１０】また、中間記憶装置内のキャッシュメモリ
にヒットしなかった場合の処理方法に関しては、該アク
セス要求が、読み出し要求の場合には、メモリアクセス
の要求元の上位キャッシュメモリの有無、または、メモ
リアクセス要求の属性により、主記憶装置からの転送ブ
ロックデータを中間記憶装置内のキャッシュメモリに登
録するか否かを選択的に行う機能が、さらに、該アクセ
ス要求が、書き込み要求の場合には、メモリアクセスの
要求元の上位キャッシュメモリの有無により、主記憶装
置に直接書き込むか、あるいは主記憶装置からブロック
データを、中間記憶装置内のキャッシュメモリに登録し
てから書き込むかを選択的に行う機能が備えられる。

【００１１】これにより、上位のキャッシュメモリを備
えないメモリアクセス要求発生装置からのアクセス要求
は、従来のキャッシュメモリ制御と同様に、主に中間記
憶装置内のキャッシュメモリに対してアクセス要求を行
い、上位のキャッシュメモリを備えるメモリアクセス要
求発生装置からのアクセス要求は、主に上位のキャッシ
ュメモリと主記憶装置に対してアクセス要求を行うた
め、お互いのメモリアクセス競合が低減される。

【００１２】また、上位のキャッシュメモリを備えない
メモリアクセス要求発生装置と上位のキャッシュメモリ
を備えたメモリアクセス要求発生装置の双方がアクセス
するアドレスや、上位のキャッシュメモリを備えたメモ
リアクセス要求発生装置どうしが頻繁に読み出し／書き
込みを行うアドレスに対しては、メモリアクセス要求の
属性に設定を行うことにより、どのメモリアクセス要求
発生装置からのアクセス要求も、主記憶装置より高速ア
クセスが可能な中間記憶装置内のキャッシュメモリに対
してアクセス要求を行うため、さらに効率的なメモリア
クセスが実現される。

【００１３】さらに、従来のキャッシュメモリ制御方式
と比べ、上位のキャッシュメモリを備えたメモリアクセ
ス要求発生装置が占有してしまう、中間記憶装置内のキ
ャッシュメモリ領域がもともと小さいため、該メモリア
クセス要求発生装置の接続台数が増加しても、他の上位
のキャッシュメモリを備えないメモリアクセス要求発生
装置が占有できる中間記憶装置内のキャッシュメモリ容
量が大きく減少することはなく、中間記憶装置内のキャ
ッシュメモリにヒットする確率が大きく低下することを
防ぐことができる。

【００１４】これらにより、メモリアクセス要求発生装
置の接続台数の増加に伴うメモリ性能の低下を小さく押
さえることができ、特にマルチプロセッサシステムにお
けるメモリ性能の向上に貢献できる。

【００１５】また、これとは別に、主記憶装置の誤り訂
正コード単位の一部分のみを書き替える書き込み要求
が、中間記憶装置内のキャッシュメモリヒットしなかっ
た場合には、該書き込み処理を中間記憶装置内のキャッ
シュメモリで行うことにより、主記憶メモリのビジー率
の上昇を押さえることが可能となる。

【００１６】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。

【００１７】図１は、本発明の一実施例にかかる情報処
理装置の全体構成を示すブロック図である。図１におい
て、１は第１の命令プロセッサ（ＩＰ０）、２は第２の
命令プロセッサ（ＩＰ１）、３は入出力プロセッサ（Ｉ
ＯＰ）、４は中間記憶装置、５は主記憶装置である。

【００１８】第１、第２の命令プロセッサ１，２は、そ
れぞれ上位のキャッシュメモリ６，７を備え、中間記憶
装置４もキャッシュメモリ８を備えている。

【００１９】図１の情報処理装置は、１つの主記憶装置
５に、１つのキャッシュメモリ８を備える中間記憶装置
４が接続され、中間記憶装置４には、さらに上位のキャ
ッシュメモリ６，７を備えた２つの命令プロセッサ１，
２と、上位のキャッシュメモリを備えない入出力プロセ
ッサ３とが接続されている。

【００２０】図２は、中間記憶装置内の制御回路の構成
を詳細に示すブロック図である。図２において、４は中
間記憶装置、５は主記憶装置、８はキャッシュメモリ、
１１はリクエストプライオリティ回路、１２はキャッシ
ュ登録インデックス、１３はデータセレクタ回路、１４
は主記憶アクセス制御回路、１５はキャッシュ登録抑止
回路、１６は主記憶メモリである。また、２１はアドレ
ス転送パス、２２は要求元および要求属性コード転送パ
スである。

【００２１】メモリアクセス権を持つ各装置（命令プロ
セッサ，入出力プロセッサ）からのメモリアクセス要求
は、まず、中間記憶装置４内に取り込まれ、リクエスト
プライオリティ回路１１により、１つのメモリアクセス
要求が選択されると、メモリアクセス要求のアドレス
が、キャッシュ登録インデックス１２へ転送される。

【００２２】以降の動作を場合分けして説明する。

【００２３】１．キャッシュヒット キャッシュ登録インデックス１２では、該アクセス要求
の指し示すアドレスのデータが、キャッシュメモリ８に
登録されているか否かを判定し、登録されていると判定
されたとき（キャッシュにヒットしたとき）には、ただ
ちにデータセレクタ回路１３を介して、キャッシュメモ
リ８とメモリアクセス要求元とのデータパスが結合さ
れ、データの読み出し／書き込みが行われる。この場合
の動作は、リクエスト要求元、要求属性に関係なく、常
に同一の処理が行われる。

【００２４】 ２．キャッシュノットヒット＆キャッシュ登録 キャッシュ登録インデックス１２において、メモリアク
セス要求の指し示すアドレスのデータが、キャッシュメ
モリ８に登録されていないと判定されたとき（キャッシ
ュノットヒット）は、キャッシュ登録インデックス１２
は、該要求のアドレスと、該要求におけるアクセス要求
元コードと該要求の属性を示すコードとをさらに主記憶
装置５に転送する。主記憶装置５内では、アクセス要求
元コードと該要求の属性を示すコードとが、主記憶アク
セス制御回路１４へ転送される。主記憶アクセス制御回
路１４では、該アクセス要求に対して、アクセス要求元
コードから該要求がさらに上位のキャッシュを有する装
置からのものかどうかを、また、要求の属性を示すコー
ドから、要求の種別がロックリクエストであるかどう
か、あるいは、書き込み要求の場合には、書き込みデー
タ幅と主記憶ＥＣＣ単位幅とを比較し、該要求が主記憶
ＥＣＣ部分書き込みであるかどうかをチェックする。そ
してこのチェック結果により、主記憶装置のアクセスを
抑止するか否かを、以下の基準で判定する。

【００２５】主記憶アクセス抑止条件： （書き込み要求） ＆（要求元＝上位キャッシュ有） ＆ ＮＯＴ（ロックリクエスト） ＆ ＮＯＴ（主記憶ＥＣＣ部分書き込み要求） 主記憶アクセス制御回路１４において、主記憶メモリに
対するアクセスが抑止されなかったときには、主記憶装
置５内では、該要求のアドレスが指し示すデータを含む
１ブロック分のデータを、主記憶メモリ１６から読み出
し、該ブロックデータを中間記憶装置４内に転送する。

【００２６】中間記憶装置４内では、キャッシュ登録抑
止回路１５で主記憶装置５からのブロックデータを受け
取り、あわせて送られてきた、要求元コードと要求属性
コードとから、主記憶アクセス制御１４で行われるチェ
ックと同様のチェックを行い、この結果より、該ブロッ
クデータのキャッシュメモリへの登録を抑止するか否か
を以下の基準にて判定する。

【００２７】登録抑止条件： （要求元＝上位キャッシュ有） ＆ ＮＯＴ（ロックリクエスト） ＆ ＮＯＴ（主記憶ＥＣＣ部分書き込み要求） キャッシュ登録抑止回路１５において、キャッシュ登録
抑止と判定されなかったときには、主記憶装置５から転
送されてきたブロックデータは、そのまま、キャッシュ
メモリ８に登録され、さらに、データセレクタ回路１３
によりキャッシュメモリ８とアクセス要求元とが接続さ
れ、アクセス要求元に対しての要求データの転送、ある
いは、アクセス要求元からのデータの書き込みが行われ
る。

【００２８】なお、書き込み動作に関しては、主記憶装
置側から転送されてきた１ブロックのデータに、書き込
みデータを混ぜ込んだ後に、該ブロックデータをキャッ
シュメモリに登録する方法を採用すると、より高速に書
き込み動作を行うことができる。

【００２９】 ３．キャッシュノットヒット＆主記憶直接書き込み キャッシュ登録インデックス１２において、メモリアク
セス要求の指し示すアドレスのデータが、キャッシュメ
モリ８に登録されていない（キャッシュノットヒット）
と判定され、主記憶アクセス制御回路１４において、主
記憶メモリに対するアクセスが抑止と判定されたとき、
このケースは主記憶装置に対する直接書き込みであり、
キャッシュ登録抑止回路１５では、必ずキャッシュ登録
抑止と判定され、データセレクタ回路１３により、直接
キャッシュ登録抑止回路１４とアクセス要求元とが接続
され、さらに主記憶装置とが接続され、主記憶メモリ１
６に対して、アクセス要求元からのデータの書き込みが
行なわれる。

【００３０】 ４．キャッシュノットヒット＆キャッシュ非登録 キャッシュ登録インデックス１２において、メモリアク
セス要求の指し示すアドレスのデータが、キャッシュメ
モリ８に登録されていない（キャッシュノットヒット）
と判定され、主記憶アクセス制御回路１４において、主
記憶メモリに対するアクセスが抑止されなくて、かつキ
ャッシュ登録抑止回路１５において、キャッシュ登録抑
止と判定されたときには、主記憶装置５から転送されて
きたブロックデータは、キャッシュメモリ８には転送さ
れず、データセレクタ回路１３により、直接キャッシュ
登録抑止回路１５とアクセス要求元とが接続され、アク
セス要求元への要求データの転送が行われる。なお、こ
のケースでは主記憶装置に対する書き込みは起こりえな
い。また、アクセス要求元からの要求データが、主記憶
装置５から転送されてきたブロックデータの一部分であ
ったときには、その一部分のデータのみをアクセス要求
元へ転送し、残りのデータは、使用されないまま消去さ
れることになる。

【００３１】ただし、図１に示される、さらに上位のキ
ャッシュメモリ６，７のブロック単位と、中間記憶装置
内のキャッシュメモリ８のブロック単位とが等しけれ
ば、主記憶メモリから読みだされたデータが、使用され
ないまま消去されてしまうような動作は、通常の処理で
は起こりえない。

【００３２】５．ロックリクエスト ロックリクエストとは、読み出し要求の一種で、あるア
ドレスのデータを読み出してから、該データに対する演
算結果を書き込むまでの間、該アドレスに対する他のア
クセス要求元からのアクセスを禁止させる処理をいう。
この場合、読み出しを行った直後、同一のアドレスに書
き込みが行われる。

【００３３】このため、はじめの読み出し（ロックリク
エスト）のときにキャッシュノットヒットであったとき
には、主記憶アクセス制御１４と、キャッシュ登録抑止
回路１５の働きにより、他のいかなる条件にもよらず、
主記憶からブロックデータをキャッシュに登録しておく
ようにし、後の書き込みのときには必ずキャッシュにヒ
ットするようにし、メモリアクセスを高速に行えるよう
にする。

【００３４】６．主記憶ＥＣＣ部分書き込み 主記憶ＥＣＣ部分書き込み要求とは、主記憶における誤
り訂正コード（ＥＣＣ）の一単位（数バイト程度）より
小さいデータを書き込むことをいい、この動作を行うに
は、この一単位のデータをいったん全て読み出し、この
読み出したデータに書き込みデータを混ぜ込み、新しい
ＥＣＣを生成した後、再度書き込むといった操作が必要
になる。

【００３５】この書き込み動作を行うには、アクセス速
度の遅い主記憶メモリを２回アクセスするため、処理に
時間がかかってしまう。このため、主記憶ＥＣＣ部分書
き込み要求発生時で、かつキャッシュノットヒットであ
ったときには、主記憶アクセス制御１４と、キャッシュ
登録抑止回路１５の働きにより、他のいかなる条件にも
よらず、主記憶からブロックデータをキャッシュに転送
／登録してからキャッシュメモリに対して書き込みを行
うようにして、主記憶上で新しいＥＣＣを生成し、再書
き込みを行う処理を省くことにより、メモリアクセスを
高速に行えるようにする。

【００３６】以上の各動作における、主記憶アクセス制
御１４と、キャッシュ登録抑止回路１５の判定結果の一
覧を表１に、動作の種別の一覧を表２に示しておく。表
２のキャッシュ直接とは、キャッシュメモリに登録され
ているデータに対し直接読み出し／書き込みを行うこと
をいい、主記憶直接とは、キャッシュメモリには全く動
作をさせず、主記憶メモリに格納されているデータに対
し、直接読み出し／書き込みを行うことをいう。また、
キャッシュ登録とは、主記憶メモリに格納されているデ
ータを読み出し、これをキャッシュメモリに登録した
後、読み出し／書き込みを行うことをいう。

【００３７】

【表１】

【００３８】

【表２】

【００３９】このように、本実施例によれば、複数のメ
モリアクセス要求発生装置を接続し、一部のメモリアク
セス要求発生装置において３階層メモリ構成を持つ情報
処理装置において、各階層のキャッシュメモリを有効に
使用し、特にメモリアクセス要求発生装置の台数が増加
したときにでも、キャッシュメモリにヒットする確率を
減少させることなく、十分なメモリ性能を確保すること
ができる、キャッシュメモリ制御方式が実現できる。

【００４０】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その旨を逸脱しない範囲において種々変更可能
であることはいうまでもない。例えば、メモリアクセス
の属性により例外処理にロックリクエストをあげている
が、これ以外のメモリアクセスの属性に対して例外処理
を行っても、本発明を同様に適用できる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
複数のメモリアクセス要求発生装置からアクセス可能な
キャッシュメモリに対し、この使用効率が向上し、装置
全体でのメモリスループットの向上が可能となり、実用
上極めて有用である。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる情報処理装置の全体
の構成を示すブロック図である。

【図２】中間記憶装置を中心とした、制御回路の詳細を
示すブロック図である。

【符号の説明】

１…第１の命令プロセッサ、 ２…第２の命令プロセッサ、 ３…入出力プロセッサ、 ４…中間記憶装置、 ５…主記憶装置、 ６，７…命令プロセッサ内に存在するキャッシュメモ
リ、 ８…中間記憶装置内のキャッシュメモリ、 １１…リクエストプライオリティ回路、 １２…キャッシュ登録インデックス、 １３…データセレクタ回路、 １４…主記憶アクセス制御回路、 １５…キャッシュ登録抑止回路、 １６…主記憶メモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】キャッシュメモリを備えた中間記憶装置
   に、主記憶装置と、複数のメモリアクセス要求発生装置
   （命令プロセッサなど）が接続され、該メモリアクセス
   要求発生装置には、さらに上位階層のストアスルー方式
   のキャッシュメモリを備えたものと、上位階層のキャッ
   シュメモリを備えないものとが混在する情報処理装置に
   おける、キャッシュメモリ制御方式であって、 メモリアクセス要求発生装置からのアクセス要求に応じ
   て、中間記憶装置内のキャッシュメモリに要求データが
   未登録データであった場合には、主記憶装置から中間記
   憶装置内のキャッシュメモリに該要求データを転送／登
   録し、この際、キャッシュメモリ内の割当てブロックの
   既登録データの変更ビットがセットされていた場合に
   は、この既登録データをブロック単位に主記憶装置へ書
   き戻す動作を伴う、キャッシュメモリ制御方式におい
   て、 メモリアクセス要求発生装置から、読み出し要求があっ
   たとき、（１）該読み出し要求が、中間記憶装置内のキ
   ャッシュメモリにヒットした場合には、従来どおりに、
   中間記憶装置内のキャッシュメモリから直接要求データ
   を読み出し、（２）該読み出し要求が、中間記憶装置内
   のキャッシュメモリにヒットしなかった場合で、該読み
   出し要求の発行元が、さらに上位階層のキャッシュメモ
   リを備えたメモリアクセス要求発生装置の場合には、主
   記憶装置からの転送ブロックデータを中間記憶装置内の
   キャッシュメモリに登録せず、そのままメモリアクセス
   要求発生装置に転送し、（３）該読み出し要求が、中間
   記憶装置内のキャッシュメモリにヒットしなかった場合
   で、該読み出し要求の発行元が、上位階層のキャッシュ
   メモリを備えないメモリアクセス要求発生装置の場合に
   は、主記憶装置からの転送ブロックデータに対し、ブロ
   ックデータの一部である要求データを、メモリアクセス
   要求発生装置に転送し、かつ、該ブロックデータ全部を
   中間記憶装置内のキャッシュメモリに登録することを特
   徴とするキャッシュメモリ制御方式。