JPH06291138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06291138A JPH06291138A JP5075986A JP7598693A JPH06291138A JP H06291138 A JPH06291138 A JP H06291138A JP 5075986 A JP5075986 A JP 5075986A JP 7598693 A JP7598693 A JP 7598693A JP H06291138 A JPH06291138 A JP H06291138A
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- JP
- Japan
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- silicon layer
- polycrystalline silicon
- layer
- poly
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
- H10D30/0229—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET forming drain regions and lightly-doped drain [LDD] simultaneously, e.g. using implantation through a T-shaped mask
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＬＤＤ構造の高信頼性ＭＯＳトランジスタを比
較的簡単に形成する。 【構成】ゲート絶縁膜３上に第１多結晶シリコン層４，
絶縁膜５，第２多結晶シリコン層６を順次形成し、次に
第２多結晶シリコン層６のゲート寸法が第１多結晶シリ
コン層４の寸法よりもチャネル方向に長いひさし構造の
ゲート電極を形成する。第２多結晶シリコン層６は透過
するが第１多結晶シリコン層４は透過しない加速電圧に
て不純物イオンを注入してＮ- 型ドレイン領域８及びＮ
- 型ソース領域７を形成する。第２多結晶シリコン層６
がマスクとなる加速電圧にて不純物イオンを注入してＮ
型ドレイン領域１０及びＮ型ソース領域９を形成する。
較的簡単に形成する。 【構成】ゲート絶縁膜３上に第１多結晶シリコン層４，
絶縁膜５，第２多結晶シリコン層６を順次形成し、次に
第２多結晶シリコン層６のゲート寸法が第１多結晶シリ
コン層４の寸法よりもチャネル方向に長いひさし構造の
ゲート電極を形成する。第２多結晶シリコン層６は透過
するが第１多結晶シリコン層４は透過しない加速電圧に
て不純物イオンを注入してＮ- 型ドレイン領域８及びＮ
- 型ソース領域７を形成する。第２多結晶シリコン層６
がマスクとなる加速電圧にて不純物イオンを注入してＮ
型ドレイン領域１０及びＮ型ソース領域９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ型半導体装置の製造方法に関する。
に関し、特にＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】微細なＮチャネルＭＯＳトランジスタの
諸特性の変動をもたらす主要因は、ドレイン領域近くの
高電界中のホットエレクトロンにあるので、高信頼性素
子を得るためには、この電界を緩和させなくてはならな
い。このためには従来ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造と呼ばれるドレイン領域の不純
物分布をなだらかにしたものが作られている。図３は従
来のＬＤＤ構造のＭＯＳトランジスタの一例の断面図で
ある。Ｐ型シリコン基板１にフィールド絶縁膜２を形成
して素子領域を区画し、素子領域内にゲート絶縁膜３を
形成する。多結晶シリコン層でゲート電極１４を形成
し、ゲート電極１４の側壁に傾斜面を有するシリコン酸
化膜１５を形成する。リンなどのＮ型不純物をイオン注
入して傾斜濃度を有するＮ型領域１７，１８とＮ型ソー
ス領域９，ドレイン領域１０とを形成し、ＬＤＤ構造の
ＭＯＳトランジスタを得る。傾斜面を有するシリコン酸
化膜１５に比例して不純物濃度が変化するＮ型領域１
７，１８はソース及びドレイン領域における高電界を緩
和するためのものである。
諸特性の変動をもたらす主要因は、ドレイン領域近くの
高電界中のホットエレクトロンにあるので、高信頼性素
子を得るためには、この電界を緩和させなくてはならな
い。このためには従来ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造と呼ばれるドレイン領域の不純
物分布をなだらかにしたものが作られている。図３は従
来のＬＤＤ構造のＭＯＳトランジスタの一例の断面図で
ある。Ｐ型シリコン基板１にフィールド絶縁膜２を形成
して素子領域を区画し、素子領域内にゲート絶縁膜３を
形成する。多結晶シリコン層でゲート電極１４を形成
し、ゲート電極１４の側壁に傾斜面を有するシリコン酸
化膜１５を形成する。リンなどのＮ型不純物をイオン注
入して傾斜濃度を有するＮ型領域１７，１８とＮ型ソー
ス領域９，ドレイン領域１０とを形成し、ＬＤＤ構造の
ＭＯＳトランジスタを得る。傾斜面を有するシリコン酸
化膜１５に比例して不純物濃度が変化するＮ型領域１
７，１８はソース及びドレイン領域における高電界を緩
和するためのものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ＬＤＤ構造を得るためには傾斜面を有するシリコン酸化
膜１５を形成する必要があるが、このシリコン酸化膜１
５を形成するのは簡単ではなく、製造工程が長くなり工
数もかかるという欠点がある。
ＬＤＤ構造を得るためには傾斜面を有するシリコン酸化
膜１５を形成する必要があるが、このシリコン酸化膜１
５を形成するのは簡単ではなく、製造工程が長くなり工
数もかかるという欠点がある。
【０００４】
【課題を解決するための手段】本発明によれば、第１多
結晶シリコン層，絶縁膜、および第２多結晶シリコン層
が順次形成されてなる多層構造のゲート電極において、
第２多結晶シリコン層のチャネル方向の寸法が、第１多
結晶シリコン層のチャネル方向の寸法より少なくとも一
方がはみでるようにパターンを形成し、その後不純物イ
オンを第２多結晶シリコン層は透過するが、第１多結晶
シリコン層は透過しない加速電圧にて注入する工程と、
さらに第１多結晶シリコン層も第２多結晶シリコン層も
透過しない加速電圧にて不純物イオンを注入することを
特徴としている。
結晶シリコン層，絶縁膜、および第２多結晶シリコン層
が順次形成されてなる多層構造のゲート電極において、
第２多結晶シリコン層のチャネル方向の寸法が、第１多
結晶シリコン層のチャネル方向の寸法より少なくとも一
方がはみでるようにパターンを形成し、その後不純物イ
オンを第２多結晶シリコン層は透過するが、第１多結晶
シリコン層は透過しない加速電圧にて注入する工程と、
さらに第１多結晶シリコン層も第２多結晶シリコン層も
透過しない加速電圧にて不純物イオンを注入することを
特徴としている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の製造工程の断面図で
ある。
る。図１は本発明の第１の実施例の製造工程の断面図で
ある。
【０００６】まず、図１（ａ）に示す様に、Ｐ型シリコ
ン基板１にフィールド絶縁膜２を形成して素子領域を区
画し、素子領域にゲート絶縁膜３を形成する。この上に
第１多結晶シリコン層４を２００ｎｍ程度の厚さに形成
し、その上にシリコン酸化膜５を３０ｎｍ程度の厚さに
形成する。さらにその上に第２多結晶シリコン層６を１
５０ｎｍ程度の厚さで形成し、３層構造の積層膜を形成
する。
ン基板１にフィールド絶縁膜２を形成して素子領域を区
画し、素子領域にゲート絶縁膜３を形成する。この上に
第１多結晶シリコン層４を２００ｎｍ程度の厚さに形成
し、その上にシリコン酸化膜５を３０ｎｍ程度の厚さに
形成する。さらにその上に第２多結晶シリコン層６を１
５０ｎｍ程度の厚さで形成し、３層構造の積層膜を形成
する。
【０００７】次に、フォトレジスト（図示せず）をマス
クにして、まず第２多結晶シリコン層６とシリコン酸化
膜５とにゲート電極パターンを形成する。なお、多結晶
シリコン層のエッチングにはＨＢｒ＋Ｃｌ2 を用い、シ
リコン酸化膜のエッチングにはＣＦ4 を用いる。シリコ
ン酸化膜５のエッチングに際して、第１多結晶シリコン
層６の側面にはハイドロカーボンポリマーが沈着する。
このポリマーはフォトレジストとＣＦ4 との反応生成物
である。次に、第１多結晶シリコン層４のエッチング時
はエッチングの条件を変化させて（例えば圧力を高くす
るなど）、エッチングを行なう。このとき第１多結晶シ
リコン層６の側面はハイドロカーボンポリマーにより保
護されているため、エッチグされない。このため、ゲー
ト電極の構造を、第２多結晶シリコン層６のゲート寸法
が第１多結晶シリコン層４のゲート寸法よりもチャネル
方向に例えば２００ｎｍ程度長いひさし構造になるよう
に形成できる。これを図１（ｂ）に示す。
クにして、まず第２多結晶シリコン層６とシリコン酸化
膜５とにゲート電極パターンを形成する。なお、多結晶
シリコン層のエッチングにはＨＢｒ＋Ｃｌ2 を用い、シ
リコン酸化膜のエッチングにはＣＦ4 を用いる。シリコ
ン酸化膜５のエッチングに際して、第１多結晶シリコン
層６の側面にはハイドロカーボンポリマーが沈着する。
このポリマーはフォトレジストとＣＦ4 との反応生成物
である。次に、第１多結晶シリコン層４のエッチング時
はエッチングの条件を変化させて（例えば圧力を高くす
るなど）、エッチングを行なう。このとき第１多結晶シ
リコン層６の側面はハイドロカーボンポリマーにより保
護されているため、エッチグされない。このため、ゲー
ト電極の構造を、第２多結晶シリコン層６のゲート寸法
が第１多結晶シリコン層４のゲート寸法よりもチャネル
方向に例えば２００ｎｍ程度長いひさし構造になるよう
に形成できる。これを図１（ｂ）に示す。
【０００８】その後、上記フォトレジストを酸素プラズ
マにより除去する。なお、上記ハイドロカーボンポリマ
ーも、このとき除去される。次に、リンなどのＮ型不純
物イオンを注入する場合にこのひさし構造を利用して、
まず第２多結晶シリコン層６は透過するが第１多結晶シ
リコン層４は透過しない加速電圧（例えば、１００ｋｅ
Ｖ程度）で注入することにより不純物濃度の比較的薄い
Ｎ- 型ドレイン領域８及びＮ- 型ソース領域７を形成す
る。これを図１（ｃ）に示す。
マにより除去する。なお、上記ハイドロカーボンポリマ
ーも、このとき除去される。次に、リンなどのＮ型不純
物イオンを注入する場合にこのひさし構造を利用して、
まず第２多結晶シリコン層６は透過するが第１多結晶シ
リコン層４は透過しない加速電圧（例えば、１００ｋｅ
Ｖ程度）で注入することにより不純物濃度の比較的薄い
Ｎ- 型ドレイン領域８及びＮ- 型ソース領域７を形成す
る。これを図１（ｃ）に示す。
【０００９】さらに、ヒ素イオンを第２多結晶シリコン
層６がマスクとなる加速電圧（例えば、７０ｋｅＶ程
度）で注入することにより不純物濃度の比較的濃いＮ型
ドレイン領域１０及びＮ型ソース領域９を形成する。こ
れを図１（ｄ）に示す。これにより比較的簡単に精度良
くＬＤＤ構造を形成することができる。
層６がマスクとなる加速電圧（例えば、７０ｋｅＶ程
度）で注入することにより不純物濃度の比較的濃いＮ型
ドレイン領域１０及びＮ型ソース領域９を形成する。こ
れを図１（ｄ）に示す。これにより比較的簡単に精度良
くＬＤＤ構造を形成することができる。
【００１０】図２は本発明の第２の実施例の断面図であ
る。Ｐ型シリコン基板１上のゲート絶縁膜３を介して形
成されたゲート電極は、上記第１の実施例と同様の多層
構造を有している。本実施例では、信頼性上問題となる
ドレイン近傍のゲート電極のみがひさし構造をしてお
り、不純物イオンをイオン種及び加速電圧を選んで二度
に分けて注入することで、ドレイン側にのみ高電界を緩
和するための不純物濃度の比較的薄いＮ- 型ドレイン領
域８が形成されたＬＤＤ構造とすることができる。
る。Ｐ型シリコン基板１上のゲート絶縁膜３を介して形
成されたゲート電極は、上記第１の実施例と同様の多層
構造を有している。本実施例では、信頼性上問題となる
ドレイン近傍のゲート電極のみがひさし構造をしてお
り、不純物イオンをイオン種及び加速電圧を選んで二度
に分けて注入することで、ドレイン側にのみ高電界を緩
和するための不純物濃度の比較的薄いＮ- 型ドレイン領
域８が形成されたＬＤＤ構造とすることができる。
【００１１】
【発明の効果】以上述べたように本発明は、半導体基板
上のゲート絶縁膜を介して形成された第１多結晶シリコ
ン層とその上の絶縁膜、第２多結晶シリコン層とを順次
成膜し、第２多結晶シリコン層のチャネル方向の寸法が
第１多結晶シリコン層の寸法よりも少なくとも一方がは
みでるようにゲート電極を形成する。そして、不純物イ
オンを第２多結晶シリコン層は透過するが第１多結晶シ
リコン層は透過しない加速電圧にて注入し、さらに第２
多結晶シリコン層がマスクとなる加速電圧にて注入す
る。これにより比較的簡単にＬＤＤ構造で高信頼性ＭＯ
Ｓトランジスタを形成することができるという効果を有
する。
上のゲート絶縁膜を介して形成された第１多結晶シリコ
ン層とその上の絶縁膜、第２多結晶シリコン層とを順次
成膜し、第２多結晶シリコン層のチャネル方向の寸法が
第１多結晶シリコン層の寸法よりも少なくとも一方がは
みでるようにゲート電極を形成する。そして、不純物イ
オンを第２多結晶シリコン層は透過するが第１多結晶シ
リコン層は透過しない加速電圧にて注入し、さらに第２
多結晶シリコン層がマスクとなる加速電圧にて注入す
る。これにより比較的簡単にＬＤＤ構造で高信頼性ＭＯ
Ｓトランジスタを形成することができるという効果を有
する。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】本発明の第２の実施例の断面図である。
【図３】従来のＬＤＤ構造のＭＯＳトランジスタの製造
方法の一例を説明するための断面図である。
方法の一例を説明するための断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ 第１多結晶シリコン層 ５，１５ シリコン酸化膜 ６ 第２多結晶シリコン層 ７ Ｎ- 型ソース領域 ８ Ｎ- 型ドレイン領域 ９ Ｎ型ソース領域 １０ Ｎ型ドレイン領域 １４ ゲート電極
Claims (1)
- 【請求項１】 一導電型の半導体基板上に設けられたゲ
ート絶縁膜上に、第１多結晶シリコン層と絶縁膜と第２
多結晶シリコン層とからなる積層膜を形成する工程と、 前記第２多結晶シリコン層のチャネル方向の寸法が前記
第１多結晶シリコン層のチャネル方向の寸法よりも少な
くとも一方がはみでるような姿態を有するゲート電極を
形成する工程と、 前記第２多結晶シリコン層は透過し、前記積層膜は透過
しない加速電圧にて逆導電型不純物イオンを前記半導体
基板表面に注入する工程と、 前記第２多結晶シリコン層を透過しない加速電圧にて逆
導電型不純物イオンを前記半導体基板表面に注入する工
程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075986A JPH06291138A (ja) | 1993-04-01 | 1993-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075986A JPH06291138A (ja) | 1993-04-01 | 1993-04-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291138A true JPH06291138A (ja) | 1994-10-18 |
Family
ID=13592103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075986A Withdrawn JPH06291138A (ja) | 1993-04-01 | 1993-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316297B1 (en) | 1998-12-28 | 2001-11-13 | Fujitsu Quantum Devices Limited | Semiconductor device and method for fabricating the same |
-
1993
- 1993-04-01 JP JP5075986A patent/JPH06291138A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316297B1 (en) | 1998-12-28 | 2001-11-13 | Fujitsu Quantum Devices Limited | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |