JPH06291144A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ｉ型半導体膜にダメージを与えずにｎ型半導体
膜を分離し、さらにゲート絶縁膜にピンホール欠陥が生
じてゲート電極とソース，ドレイン電極とが短絡した
り、ｉ型半導体膜とブロッキング膜との界面にシリサイ
ドが生成してソース電極とドレイン電極とが短絡したり
するのも防いで、製造歩留を向上させる。 【構成】基板11上にゲート電極12を形成した後、ゲート
絶縁膜12と、ａ−Ｓi からなるｉ型半導体膜14と、ｉ型
半導体膜14との界面にシリサイドを生成しない金属から
なる下層ブロッキング膜17a と、ａ−Ｓi とのエッチン
グ選択比が大きい金属からなる上層ブロッキング膜17b
とを順次成膜し、両ブロッキング膜17a ，17b をｉ型半
導体膜14のチャンネル領域に対応する形状にパターニン
グした後、ｎ型半導体膜15と金属膜16とを成膜し、この
金属膜16をパターニングしてソース，ドレイン電極16S
，16D を形成するとともに、ｎ型半導体膜15をソー
ス，ドレイン電極間において分離し、その後、両ブロッ
キング膜17a ，17b のソース，ドレイン電極間の部分を
除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関するものである。

【０００２】

【従来の技術】例えばアクティブマトリックス液晶表示
素子の能動素子等に用いられる薄膜トランジスタとし
て、ガラス等からなる絶縁性基板の上にゲート電極を形
成し、このゲート電極の上にゲート絶縁膜を介してアモ
ルファスシリコン（以下、ａ−Ｓi と記す）からなるｉ
型半導体膜を形成するとともに、このｉ型半導体膜の上
に、不純物をドープしたａ−Ｓi からなるｎ型半導体膜
を介して、ソース電極とドレイン電極とを形成した構造
のものがある。なお、この構造は、一般に逆スタガー構
造と呼ばれている。

【０００３】この逆スタガー構造の薄膜トランジスタ
は、従来、次のような製造方法で製造されている。図２
は従来の製造方法を示す各工程での断面図、図３は従来
の他の製造方法を示す各工程での断面図である。

【０００４】図２に示した製造方法は次のような方法で
ある。

【０００５】［工程１］まず、図２（ａ）に示すよう
に、ガラス等からなる絶縁性基板１の上にゲート電極２
を形成し、その後、この基板１上に、Ｓi Ｎ（窒化シリ
コン）等からなるゲート絶縁膜３と、ａ−Ｓi からなる
ｉ型半導体膜４とを順次成膜するとともに、その上に、
前記ｉ型半導体膜４のチャンネル領域を保護するための
Ｓi Ｎ等からなるブロッキング用絶縁膜７を成膜する。

【０００６】［工程２］次に、図２（ｂ）に示すよう
に、上記ブロッキング用絶縁膜７をｉ型半導体膜４のチ
ャンネル領域に対応する形状にパターニングする。

【０００７】［工程３］次に、図２（ｃ）に示すよう
に、不純物をドープしたａ−Ｓi からなるｎ型半導体膜
５を成膜し、その上に、ソース，ドレイン電極用金属膜
６を成膜する。

【０００８】［工程４］次に、図２（ｄ）に示すよう
に、上記ソース，ドレイン電極用金属膜６とｎ型半導体
膜５とｉ型半導体膜４とを薄膜トランジスタの外形にパ
ターニングし、次いで、前記ソース，ドレイン電極用金
属膜６をパターニングしてソース電極６Ｓとドレイン電
極６Ｄとを形成するとともに、上記ｎ型半導体膜５をソ
ース，ドレイン電極６Ｓ，６Ｄと同じ形状にパターニン
グしてこのｎ型半導体膜５をソース，ドレイン電極６
Ｓ，６Ｄ間において分離し、薄膜トランジスタを完成す
る。

【０００９】この場合、ｉ型半導体膜４のチャンネル領
域の上に直接ｎ型半導体膜５が接していると、このｎ型
半導体膜５をソース，ドレイン電極６Ｓ，６Ｄ間におい
て分離するエッチング時に、ｉ型半導体膜４のチャンネ
ル領域の表面もエッチングされてこのｉ型半導体膜４が
ダメージを受けるが、上記製造方法のように、ｉ型半導
体膜４のチャンネル領域をブロッキング用絶縁膜７で覆
っておけば、ｎ型半導体膜６のエッチング時にｉ型半導
体膜４がエッチングされるのを前記ブロッキング用絶縁
膜７によって阻止することができるため、ｉ型半導体膜
４にダメージを与えることなくｎ型半導体膜５をエッチ
ングすることができる。

【００１０】次に、図３に示した従来の製造方法を説明
する。この製造方法は、ｉ型半導体膜のチャンネル領域
を保護するためのブロッキング膜に金属膜を用いる方法
である。なお、図３において、図２に示したものと同じ
ものについては、図に同符号を付してその説明を省略す
る。

【００１１】［工程１］まず、図３（ａ）に示すよう
に、基板１上にゲート電極２を形成した後、この基板１
上に、ゲート絶縁膜３と、ｉ型半導体膜４とを順次成膜
し、その上に、ａ−Ｓi とのエッチング選択比（ｉ型半
導体膜４およびｎ型半導体膜５とのエッチング選択比）
が大きい金属（Ｃr 等）からなるブロッキング用金属膜
８を成膜する。

【００１２】［工程２］次に、図３（ｂ）に示すよう
に、上記ブロッキング用金属膜８をｉ型半導体膜４のチ
ャンネル領域に対応する形状にパターニングする。

【００１３】［工程３］次に、図３（ｃ）に示すよう
に、ｎ型半導体膜５とソース，ドレイン電極用金属膜６
とを順次成膜する。

【００１４】［工程４］次に、図３（ｄ）に示すよう
に、上記ソース，ドレイン電極用金属膜６とｎ型半導体
膜５とｉ型半導体膜４とを薄膜トランジスタの外形にパ
ターニングし、次いで、前記ソース，ドレイン電極用金
属膜６をパターニングしてソース電極６Ｓとドレイン電
極６Ｄとを形成するとともに、上記ｎ型半導体膜５をソ
ース，ドレイン電極６Ｓ，６Ｄ間において分離する。

【００１５】［工程５］この後は、図３（ｅ）に示すよ
うに、上記ブロッキング用金属膜８のソース，ドレイン
電極６Ｓ，６Ｄ間の部分をエッチングして除去し、薄膜
トランジスタを完成する。

【００１６】なお、この場合、ソース，ドレイン電極６
Ｓ，６Ｄはそのパターニング時に形成したレジストマス
ク（図示せず）で覆われているため、ブロッキング用金
属膜８を除去する際にソース，ドレイン電極６Ｓ，６Ｄ
がエッチングされることはない。

【００１７】この製造方法においても、ｉ型半導体膜４
のチャンネル領域を、ａ−Ｓi とのエッチング選択比が
大きい金属からなるブロッキング用金属膜８で覆ってい
るため、ｎ型半導体膜６のエッチング時にｉ型半導体膜
４がエッチングされるのを前記ブロッキング用金属膜８
によって阻止することができる。

【００１８】

【発明が解決しようとする課題】しかしながら、図２に
示した製造方法は、ｉ型半導体膜４のチャン７を保護す
るブロッキング膜をＳi Ｎ等からなる絶縁膜７で形成し
ているため、このブロッキング用絶縁膜７をｉ型半導体
膜４のチャンネル領域に対応する形状にパターニングす
る際に、ゲート絶縁膜３にピンホール欠陥が発生し、こ
の部分でゲート電極２とソース，ドレイン電極６Ｓ，６
Ｄとが短絡してしまうという問題をもっている。

【００１９】これは、ブロッキング用絶縁膜７のパター
ニング時に、そのエッチング液がａ−Ｓi からなるｉ型
半導体膜４のピンホールを通ってゲート絶縁膜３に達す
るためであり、Ｓi Ｎ等からなるブロッキング用絶縁膜
７のエッチングは弗酸系のエッチング液を用いて行なわ
れるため、ブロッキング用絶縁膜７をエッチングしてい
る間にゲート絶縁膜３もエッチングされ、このゲート絶
縁膜３にピンホール欠陥が発生する。

【００２０】一方、図３に示した製造方法では、ｉ型半
導体膜４のチャン７を保護するブロッキング膜を金属膜
８で形成しているため、このブロッキング用金属膜８の
パターニングを、ゲート絶縁膜３はエッチングしない非
弗酸系のエッチング液によって行なうことができ、した
がって、ブロッキング用金属膜８をパターニングする際
に、ゲート絶縁膜３にピンホール欠陥を生じさせてしま
うことはない。

【００２１】しかし、この製造方法は、ａ−Ｓi からな
るｉ型半導体膜４とその上に成膜したブロッキング用金
属膜８との界面にシリサイドが生成して、ソース電極６
Ｓとドレイン電極６Ｄとが短絡してしまうという問題を
もっている。

【００２２】すなわち、この製造方法では、ブロッキン
グ用金属膜８を、ａ−Ｓi とのエッチング選択比が大き
い金属で形成しているが、このブロッキング用金属膜８
をａ−Ｓi からなるｉ型半導体膜４の上に成膜すると、
図３に示したように、ｉ型半導体膜４とブロッキング用
金属膜８との界面に、ａ−Ｓi と金属との反応によって
生成したシリサイドの層Ａができる。

【００２３】そして、このシリサイド層Ａは、ブロッキ
ング用金属膜８のエッチング条件では除去されないた
め、ブロッキング用金属膜８を除去した後もｉ型半導体
膜４の表面にシリサイド層が残り、ソース電極６Ｓとド
レイン電極６Ｄとが、前記シリサイド層Ａを介して短絡
してしまう。

【００２４】本発明は、ｉ型半導体膜にダメージを与え
ることなくｎ型半導体膜を分離し、しかも、ゲート絶縁
膜にピンホール欠陥が発生してゲート電極とソース，ド
レイン電極とが短絡したり、ｉ型半導体膜とブロッキン
グ膜との界面にシリサイドが生成してソース電極とドレ
イン電極とが短絡したりするのも防いで製造歩留を向上
させることができる、薄膜トランジスタの製造方法を提
供することを目的としたものである。

【００２５】

【課題を解決するための手段】本発明の製造方法は、基
板上にゲート電極を形成した後、この基板上に、ゲート
絶縁膜と、ａ−Ｓi からなるｉ型半導体膜と、前記ｉ型
半導体膜との界面にシリサイドを生成しない金属からな
る下層ブロッキング膜と、ａ−Ｓi とのエッチング選択
比が大きい金属からなる上層ブロッキング膜とを順次成
膜し、前記両ブロッキング膜を前記ｉ型半導体膜のチャ
ンネル領域に対応する形状にパターニングした後、不純
物をドープしたａ−Ｓi からなるｎ型半導体膜とソー
ス，ドレイン電極用金属膜とを順次成膜し、前記ソー
ス，ドレイン電極用金属膜をパターニングしてソース電
極とドレイン電極とを形成するとともに、前記ｎ型半導
体膜をソース，ドレイン電極間において分離し、その後
に、前記両ブロッキング膜のソース，ドレイン電極間の
部分を除去することを特徴とするものである。

【００２６】

【作用】この製造方法においては、ｉ型半導体膜のチャ
ンネル領域を保護するブロッキング膜を、ｉ型半導体膜
との界面にシリサイドを生成しない金属からなる下層ブ
ロッキング膜と、ａ−Ｓi とのエッチング選択比が大き
い金属からなる上層ブロッキング膜との二層膜としてい
るため、ｎ型半導体膜のエッチング時にｉ型半導体膜が
エッチングされるのを前記上層ブロッキング膜によって
阻止することができる。

【００２７】また、上記下層ブロッキング膜と上層ブロ
ッキング膜とはいずれも金属膜であるため、これらブロ
ッキング膜のパターニングを、ゲート絶縁膜をエッチン
グしないエッチング条件で行なうことができ、したがっ
て、両ブロッキング膜をパターニングする際にゲート絶
縁膜にピンホール欠陥が発生して、ゲート電極とソー
ス，ドレイン電極とが短絡してしまうことはない。

【００２８】さらに、上記両ブロッキング膜のうち、上
層ブロッキング膜は、ａ−Ｓi とのエッチング選択比が
大きい金属膜であるため、このブロッキング膜を直接ｉ
型半導体膜の上に成膜すると、それぞれの界面にシリサ
イドが生成するが、この製造方法では、ｉ型半導体膜の
上に、シリサイドを生成しない金属からなる下層ブロッ
キング膜を成膜し、この下層ブロッキング膜の上に前記
上層ブロッキング膜を成膜しているため、ｉ型半導体膜
とブロッキング膜との界面にシリサイドが生成してソー
ス電極とドレイン電極とが短絡してしまうこともない。

【００２９】

【実施例】以下、本発明の製造方法の一実施例を、図１
を参照して説明する。

【００３０】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる絶縁性基板１１の上にゲート電極
１２を形成し、その後、この基板１１上に、Ｓi Ｎ等か
らなるゲート絶縁膜１３と、ａ−Ｓi からなるｉ型半導
体膜１４とを順次成膜するとともに、その上に、前記ｉ
型半導体膜１４との界面にシリサイドを生成しない金属
からなる下層ブロッキング膜１７ａと、ａ−Ｓi とのエ
ッチング選択比が大きい金属からなる上層ブロッキング
膜１７ｂとを順次成膜する。

【００３１】この工程において、上記ゲート電極１２
は、基板１上にＴa ，Ｔa −Ｍo 合金，Ｃr 等からなる
金属膜を成膜し、この金属膜をフォトリソグラフィ法に
よりパターニングして形成する。また、上記ゲート絶縁
膜１３とｉ型半導体膜１４は、プラズマＣＶＤ法により
連続して成膜し、下層ブロッキング膜１７ａと上層ブロ
ッキング膜１７ｂはスパッタリング法により連続して成
膜する。

【００３２】なお、下層ブロッキング膜１７ａに用いる
金属、つまり、ａ−Ｓi 膜との界面にシリサイドを生成
しない金属には、Ａl ，Ａl にＴi 等を含有させたＡl
系合金，Ａu ，Ａg ，Ｂe ，Ｂi ，Ｃd ，Ｉn ，Ｐb ，
Ｓb ，Ｓn ，Ｔl ，Ｚn 等がある。

【００３３】また、上層ブロッキング膜１７ｂに用いる
金属、つまり、ａ−Ｓi とのエッチング選択比が大きい
金属には、Ｃr ，Ｃo ，Ｃu ，Ｍo ，Ｎi ，Ｔa ，Ｔi
，Ｗ等がある。

【００３４】［工程２］次に、図１（ｂ）に示すよう
に、前記上層ブロッキング膜１７ｂと下層ブロッキング
膜１７ａとをフォトリソグラフィ法によりｉ型半導体膜
１４のチャンネル領域に対応する形状にパターニングす
る。この両ブロッキング膜１７ａ，１７ｂのパターニン
グは、非弗酸系のエッチング液を用いるウエットエッチ
ングにより行なう。

【００３５】この場合、ブロッキング膜１７ａ，１７ｂ
のパターニング時に、そのエッチング液がａ−Ｓi から
なるｉ型半導体膜１４のピンホールを通ってゲート絶縁
膜１３に達するが、ゲート絶縁膜１３は、上記非弗酸系
のエッチング液ではエッチングされないため、ゲート絶
縁膜１３にピンホール欠陥が生じることはない。

【００３６】［工程３］次に、その後、図１（ｃ）に示
すように、不純物をドープしたａ−Ｓi からなるｎ型半
導体膜１５をプラズマＣＶＤ法により成膜し、その上
に、Ｃr 等からなるソース，ドレイン電極用金属膜１６
をスパッタリング法により成膜する。

【００３７】なお、上記ｎ型半導体膜１５は、ｉ型半導
体膜１４との電気的なコンタクト性を良くするために、
ｉ型半導体膜１４の表面をＮＨ₄ Ｆで清浄処理して成膜
するが、上述した金属からなる上層ブロッキング膜１７
ｂは、ＮＨ₄ Ｆに対しても耐性があるため、ｉ型半導体
膜１４の清浄処理時に上層ブロッキング膜１７ｂがダメ
ージを受けることはない。

【００３８】［工程４］次に、図１（ｄ）に示すよう
に、上記ソース，ドレイン電極用金属膜１６とｎ型半導
体膜１５とｉ型半導体膜１４とをフォトリソグラフィ法
により薄膜トランジスタの外形にパターニングし、次い
で、前記ソース，ドレイン電極用金属膜１６をフォトリ
ソグラフィ法によりパターニングしてソース電極１６Ｓ
とドレイン電極１６Ｄとを形成するとともに、上記ｎ型
半導体膜１５をソース，ドレイン電極１６Ｓ，１６Ｄと
同じ形状にパターニングしてこのｎ型半導体膜１５をソ
ース，ドレイン電極１６Ｓ，１６Ｄ間において分離す
る。

【００３９】なお、ソース，ドレイン電極用金属膜１６
のパターニングは非弗酸系のエッチング液を用いるウエ
ットエッチングにより行ない、ｎ型半導体膜１５とｉ型
半導体膜１４のパターニングは塩素系のエッチングガス
を用いるドライエッチングにより行なう。

【００４０】この場合、ｎ型半導体膜１５をソース，ド
レイン電極１６Ｓ，１６Ｄ間において分離するまでは、
ブロッキング膜１７ａ，１７ｂがｎ型半導体膜１５によ
って覆われているため、ソース，ドレイン電極用金属膜
１６をパターニングしてソース電極１６Ｓとドレイン電
極１６Ｄとを形成する際に、そのエッチング液によって
ブロッキング膜１７ａ，１７ｂがエッチングされること
はない。

【００４１】また、ｎ型半導体膜１５をソース，ドレイ
ン電極１６Ｓ，１６Ｄ間において分離する場合、ｉ型導
体膜１４のチャンネル領域を覆っているブロッキング膜
１７ａ，１７ｂのうち、上層のブロッキング膜１７ｂが
上記エッチングガスにさらされるが、この上層ブロッキ
ング膜１７ｂは、ａ−Ｓi とのエッチング選択比が大き
い上述した金属で形成されているために、上記エッチン
グガスではエッチングされないから、ｎ型半導体膜１６
を分離するエッチング時にｉ型半導体膜１４がエッチン
グされるのを、前記上層ブロッキング膜１７ｂによって
阻止することができる。

【００４２】［工程５］この後は、図１（ｅ）に示すよ
うに、上記両ブロッキング膜１７ａ，１７ｂのソース，
ドレイン電極１６Ｓ，１６Ｄ間の部分を非弗酸系のエッ
チング液を用いるウエットエッチングによって除去し、
薄膜トランジスタを完成する。

【００４３】なお、この場合、ソース，ドレイン電極１
６Ｓ，１６Ｄはそのパターニング時に形成したレジスト
マスク（図示せず）で覆われているため、ブロッキング
膜１７ａ，１７ｂを除去する際にソース，ドレイン電極
１６Ｓ，１６Ｄがエッチングされることはないし、ま
た、ゲート絶縁膜１３は上述したように非弗酸系のエッ
チング液ではエッチングされないため、ｉ型半導体膜１
４のピンホール部分においてゲート絶縁膜１３がエッチ
ングされることもない。

【００４４】上述したように、この製造方法において
は、ｉ型半導体膜１４のチャンネル領域を保護するブロ
ッキング膜を、ｉ型半導体膜との界面にシリサイドを生
成しない金属からなる下層ブロッキング膜１７ａと、ａ
−Ｓi とのエッチング選択比が大きい金属からなる上層
ブロッキング膜１７ｂとの二層膜としているため、ｎ型
半導体膜１５のエッチング時にｉ型半導体膜１４がエッ
チングされるのを前記上層ブロッキング膜１７ｂによっ
て阻止することができる。

【００４５】また、上記下層ブロッキング膜１７ａと上
層ブロッキング膜１７ｂとはいずれも金属膜であるた
め、これらブロッキング膜１７ａ，１７ｂのパターニン
グを、ゲート絶縁膜１３をエッチングしないエッチング
条件（非弗酸系のエッチング液を用いるウエットエッチ
ング）で行なうことができ、したがって、両ブロッキン
グ膜１７ａ，１７ｂをパターニングする際にゲート絶縁
膜１３にピンホール欠陥が発生して、ゲート電極１２と
ソース，ドレイン電極１６Ｓ，１６Ｄとが短絡してしま
うことはない。

【００４６】さらに、上記両ブロッキング膜１７ａ，１
７ｂのうち、上層ブロッキング膜１７ｂは、ａ−Ｓi と
のエッチング選択比が大きい金属膜であるため、このブ
ロッキング膜１７ｂを直接ｉ型半導体膜１４の上に成膜
すると、それぞれの界面にシリサイドが生成するが、こ
の製造方法では、ｉ型半導体膜１４の上に、シリサイド
を生成しない金属からなる下層ブロッキング膜１７ａを
成膜し、この下層ブロッキング膜１７ａの上に前記上層
ブロッキング膜１７ｂを成膜しているため、ｉ型半導体
膜１４とブロッキング膜との界面にシリサイドが生成し
てソース電極１６Ｓとドレイン電極１６Ｄとが短絡して
しまうこともない。

【００４７】

【発明の効果】本発明の製造方法によれば、ｉ型半導体
膜のチャンネル領域を保護するブロッキング膜を、ｉ型
半導体膜との界面にシリサイドを生成しない金属からな
る下層ブロッキング膜と、ａ−Ｓi とのエッチング選択
比が大きい金属からなる上層ブロッキング膜との二層膜
としているため、ｉ型半導体膜にダメージを与えること
なくｎ型半導体膜を分離し、しかも、ゲート絶縁膜にピ
ンホール欠陥が発生してゲート電極とソース，ドレイン
電極とが短絡したり、ｉ型半導体膜とブロッキング膜と
の界面にシリサイドが生成してソース電極とドレイン電
極とが短絡したりするのも防いで、薄膜トランジスタの
製造歩留を向上させることができる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの製造方法の一実施
例を示す各工程での断面図。

【図２】従来の薄膜トランジスタの製造方法を示す各工
程での断面図。

【図３】従来の薄膜トランジスタの他の製造方法を示す
各工程での断面図。

【符号の説明】

１１…基板 １２…ゲート電極 １３…ゲート絶縁膜 １４…ｉ型半導体膜 １５…ｎ型半導体膜 １６…ソース，ドレイン電極用金属膜 １６Ｓ…ソース電極 １６Ｄ…ドレイン電極 １７ａ…下層ブロッキング膜 １７ｂ…上層ブロッキング膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上にゲート電極を形成した後、この基
   板上に、ゲート絶縁膜と、ａ−Ｓiからなるｉ型半導体
   膜と、前記ｉ型半導体膜との界面にシリサイドを生成し
   ない金属からなる下層ブロッキング膜と、ａ−Ｓi との
   エッチング選択比が大きい金属からなる上層ブロッキン
   グ膜とを順次成膜し、前記両ブロッキング膜を前記ｉ型
   半導体膜のチャンネル領域に対応する形状にパターニン
   グした後、不純物をドープしたａ−Ｓi からなるｎ型半
   導体膜とソース，ドレイン電極用金属膜とを順次成膜
   し、前記ソース，ドレイン電極用金属膜をパターニング
   してソース電極とドレイン電極とを形成するとともに、
   前記ｎ型半導体膜をソース，ドレイン電極間において分
   離し、その後に、前記両ブロッキング膜のソース，ドレ
   イン電極間の部分を除去することを特徴とする薄膜トラ
   ンジスタの製造。